3G及LTE升级 加速发射器RFIC整合

图1　适用于2G至LTE应用的简化型基地台发射器

在基地台发射器当中，类比式I/Q调变器乃是决定发射信号路径杂讯层以及线性度的主要RFIC元件，因此任何为了缩小尺寸、降低功率或成本而要求放宽性能都是不可接受的。 

BiCMOS制程可两全其美  

幸好，矽锗(SiGe)双极互补式金属氧化物半导体(BiCMOS)制程技术特别适合使用于较高整合度，而且又不会牺牲性能。这些制程通常用于多重临界速度(Speed-breakdown)SiGe NPN电晶体，有时候也会用于具有一个或两个(较常见)CMOS电晶体特征尺寸的互补式高性能PNP电晶体。在此基底会加上MIM(金属-绝缘体-金属)电容器、薄膜电阻，以及很重要的多重厚铜箔与铝金属涂布。这些特点让设计厂商能够在单一晶片中设置多个高性能功能区块，进而实现强固的能力及缩小尺寸，并且维持极高水准的性能。 

在发射器电路板级设计上的几个重要元素中，有一项就是针对不同的上升与下降频率转换级本地振荡器(LO)的合成及分配。基地台LO分配必须对印刷电路板中所有远距离的角落都保持相位的一致性，而且也必须具有低带内与低宽频杂讯，以及低总体寄生内容。混频器的性能只会与驱动用的LO相当，因此在总体发射器性能中，高品质的LO是一项极为重要的元件。此外，非常小量的相位杂讯，或是LO信号中的杂散成分，有可能会将足够的能量引导至类比信号路径中，进而造成发射器无法符合主要的蜂巢式通讯标准如MC-GSM 、宽频分码多重存取(WCDMA)、LTE、全球微波存取互通介面(WiMAX)所设定的杂散辐射(Spurious Emissions)。这些标准所需的LO，范围从大约500MHz到接近4GHz，代表的意义是对于LO分配的布局必须非常谨慎地处理。从LO产生一直到最后的终止端，走线的长度应该要越短越好，但是假如LO合成器必须馈送至数个不同元件，则往往难以实现。有一种解决方案是将共通的低频参考信号馈送至靠近每一组所需LO的独立锁相回路(PLL)合成器中，但将会在印刷电路板(PCB)上占用显著的面积。 

矽锗技术提供高性能  

ADRF 670x整合式调变器系列将先进的分数N型PLL与整合式压控振荡器(VCO)加以整合，解决掉许多这类型的难题。透过矽锗技术的使用，在正交调变器及具有VCO的混频器上实现了技术领先的动态范围，提供具有竞争力的性能，而且明显地比外部VCO/PLL解决方案还要小。 VCO的运行是在上层的厚金属层中，借以在晶片电感器内建立high Q，作为电感电容槽的一部分。 VCO电容器乃是利用金属氧化物半导体(MOS)可切换式MIM电容器所组成，这使得VCO可以在广大的频率范围中以低相位杂讯切换频率。 

每当PLL频率被加以编程时，波段会自动地调整，借以提供独立而且可靠的解析度。选择波段的大小以确保作业在初始设定完成后，能够于完整的温度范围中运作。厚金属也被用来针对下一级的期间，将输出balun(平衡/非平衡转换器)与绝佳的回授损失予以整合。 ADRF 670x家族系列由四颗具有重叠性的成员所组成，能够涵盖从400M～3GHz的频率范围与波段。每组家族成员都是依据输出blaun频宽，在1dB和3dB带通上加以设定的。 

ADRF 670x和ADRF 660X家族的分数N型PLL设计，很适合使用在低相位杂讯的3G与4G应用领域中。这些新的蜂巢式标准具有密集间隔的信号丛集，因而需要日益增加的较低LO整合式相位杂讯，以便维持完整的性能。传统的PLL合成器设计会采用「整数N型」架构，其输出频率为一组整数乘以相位侦测器的频率。为了要能够在频率上提供小步阶尺寸，其整数的倍增系数必须很大。大量的LO相位杂讯会从参考路径中产生，并且被PLL频率倍增系数放大。这将会在P