并口通讯的双路高速可编数字及模拟信号源设计

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摘要：应用EPP模式的并口通讯实现了一种可同时输出数字和模拟信号的双路可编程信号源；使用一片CPLD实现了所有的接口逻辑和控制逻辑，并给出了相应的ＰＣB布线技巧。可广泛应用于各种DSP系统的调试。
关键词：EPP 数字信号处理(DSP) 信号源可编程虚拟仪器

大多数DSP应用系统都包括一个前端的模/数转换电路(ADC)。在调试高速数字信号处理(DSP)系统时，通常是做一个专用的模拟信号源(如雷达中频模拟信号源等)，加上一个为实际应用特制的模/转换电路(ADC)，以获取与实际应用相当的专用信号数据来调试该DSP系统。通常，模拟信号源、ADC及DSP系统是由不同的开发人员设计制作的。为了调试DSP系统，需要各方人员协作，调试任务相当繁杂。且不同的DSP系统调试需要不同的信号源和ADC，也是系统研发阶段的难点。

在多次调试DSP系统之后，设计并制作了一种高速双路可编程信号源。它的输出具有数字和模拟两种形式；信号的内容、输出速率、数据长度等都可以通过ＰＣ机并口来进行设置和控制；数据输出速率可高达75M字/s，相应的模拟输出信号最大频率为37.5MHz，数据重复长度最大为128K字；可广泛应用于各类DSP系统的调试。由于该信号源运用计算机产生所需的波形数据和控制信息，因此它也属于通常所称的虚拟仪器范畴。其应用形式有两种：①利用输出的模拟信号替代专用的模拟信号源；②利用直接输出的数字信号替代模拟信号源和ADC。两种应用分别如图1和图2所示。

1 可编程信号源电路原理

该信号源的基本设计思路是，由计算机编程产生所需的两路信号数据(包括加噪数据)。通过计算机并口(EPP模式)将数据分别传到信号源的两个高速数据缓冲区两个128K×8的SRAM　，在信号源的内部时钟推动下将数据高速输出；同时将相应数据经过两路高速数/模转换器(DAC)电路转换成模拟信号同步输出。其中数据输出的长度以及输出速率是可以设置的。

信号源的所有逻辑及时序功能由一片CPLD(MACH4-128/64)完成，包括EPP模式并口的接口控制、数据存储器的地址及读写信号产生、数据缓冲隔离控制、DAC控制、内部时钟控制、数据时钟同步的产生。整个电路的原理结构如图3所示。

1.1 EPP模式并口逻辑设计

EPP模式的并口I/O空间除了标准接口(SPP)用到的3个端口以外，还增设了两个双向的8位端口，即地址端口和数据端口，它们分别占用基地址(通常为378H)的偏移量3和4处。正是这两个新增的双向端口使得并口EPP模式被广泛开发应用。这两个端口从时序上是一样的，由各自的选通脉冲信号来区分。在本信号源设计中，采用地址端口锁存数据作为控制命令，数据端口用于传送数据，包括数据内容、长度和输出数率选择。在EPP并口通讯协议中，地址写周期时序如图4所示。

为正确完成一个EPP地址或数据的读写周期，需要正确产生一个等待信号(Waite＃)。在EPP协议时序图上，它比地址选通信号要推迟一些(如图4)。如何产生这个等待信号是经常困惑设计人员的问题。通过仔细研究协议规则，发现一个正常的读写周期是由等待信号来推动的。比如当计算机向地址端口写数据时，计算机的EPP接口逻辑首先使写信号有效，然后监视等待信号，如果为低，才施加选通信号(Addr Strobe＃)，之后继续监视等待信号，如果等待信号为高表明终端设备已取得数据，从而撤消选通信号并结束写周期。数据周期与地址周期类似。了解这一点之后，在读写数据或地址端口时，等待信号可以直接用选通信号取反来产生，只要速度上能保证在选通信号结束时可以正确读出或者保存数据；由于存在地址和数据两个选通信号Addr Strobe＃和Data Strobe＃　，用它们的与非来产生该等待信号即可。

1.2 地址产生

本信号源的地址产生逻辑实际上是一个同步加计数器，用以产生顺序加1的地址，只是它的同步时钟有两个来源。当计算机通过并口写数据时，它的计数时钟由数据选通信号(Data Strobe＃)来驱动，保证计算机每写一个数据使得高速缓存器的地址加1；而当信号源高速输出数据时，计数时钟由信号源的内部时钟驱动。它们的切换是由CPLD内的控制寄存器来控制的。每次在计算机写数据时，应当由计算机通过控制寄存器给计数器清零；而在信号源输出数据时，清零信号由数据长度寄存器和当前地址值的比较结果来确定，一旦地址值与数据长度寄存器相等，立即产生一个清零信号，以使数据从零地址处周期性重复输出。该地址产生器的逻辑原理如图5所示。

1.3 内部时钟控制

对内部时钟的控制决定了最终输出数据的速率。其基本时钟

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