并口通讯的双路高速可编数字及模拟信号源设计

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由一个有源晶振产生，可以通过更换晶振来取得特定的输出时钟速率。同时提供对该时钟的分频选择。该分频器实际上是一个7位同步2进制计数器，输出晶振时钟的2/4/8．．．128分频量，由此提供一种有限但却简单的时钟选择。对时钟的选择可以用简单的AHDL语言来完成设计。假设分频器的输出为Q6~Q0，时钟为JTCLK，分频选择控制位为F2~F0，输出时钟为OUTCLK，相应AHDL语言的Equations段如下：
Q6．．Q0＝Q6．．Q0+1 ″设计7位的二进制计数器
Q6．．Q0．clk＝JTCLK ″计数器时钟为晶振输出
WHENF2．．F0＝＾b000　 THEN OUTCLK=JTCLK ″不分频
WHENF2．．F0＝＾b001　 THEN OUTCLK＝Q0″1/2分频
WHENF2．．F0＝＾b010　 THEN OUTCLK＝Q1″1/4分频
WHENF2．．F0＝＾b011　 THEN OUTCLK＝Q2″1/8分频
WHENF2．．F0＝＾b100　 THEN OUTCLK＝Q3″1/16分频
WHENF2．．F0＝＾b101　 THEN OUTCLK＝Q4″1/32分频
WHENF2．．F0＝＾b110　 THEN OUTCLK＝Q5″1/64分频
WHENF2．．F0＝＾b111　 THEN OUTCLK＝Q6″1/128分频
输出时钟OUTCLK分别用于地址计数器的计数时钟驱动、DAC的转换时钟驱动以及产生输出数据的同步时钟(包括正、反两种相位)。

2 信号源PCB板设计

由于该信号源PCB板含有数字及模拟两种电路，使得PCB板的设计非常关键。如PCB设计不当，将使DAC电路输出的模拟信号噪声增大，从而影响信号源的性能。

在该PCB设计中，主要考虑两个因素，一是电源滤波，另一个是接地。

在电源入口处，应当接入一个几十微法的钽电解电容和一个0.1μF的独石电容。数字电路部分的电源滤波一般只需在数字IC的电源端用一只0.1μF或0.01μF的独石电容进行旁路滤波。该电容必须尽量靠近数字IC的电源引脚处，并且接地端要直接接入大面积的地线，否则收效甚微(见图6)。

模拟电路的5V电源应当和数字电路的5V电源分开走线，中间用磁珠加以隔离，以消除数字电路引起的电源波动对模拟电路的影响。DAC电路的运放要同时进行高频和低频滤波，即在各运放的正负电源端同时采用数微法的钽电解和0.1μF的独石电容进行旁路。如果使用开关电源，则运放的正负12V电源都要用磁珠串联以减轻开关噪声对输出信号的影响。

相对于电源滤波，接地问题尤为重要。接地问题的关键是采用单点共地技术，即数字电路和模拟电路两部分的地线在PCB板上严格分开，只在一点进行共地连接，该点称为星点(STAR POINT)。该技术能抑制大部分模数混合电路中特有的数字噪声对模拟电路的影响。而且根据理论和实际经验，模拟部分应当置于靠近电源入口的一端。

3 软件设计

软件采用专为虚拟仪器设计的LabWindows/CVI来完成程序的主体及界面设计，使得该信号源的软件界面具有真实仪器的面板风格。由于计算机并口只使用I/O空间，并且大多数操作系统(如WINDOWS9X)都没有对I/O端口进行屏蔽，软件的控制和数据传输部分就非常简单，直接使用I/O函数即可(LabWindows/CVI提供相应函数支持)。软件的主要工作是产生所需特定信号的数据。根据需要，可以产生两路8位或单路16位的信号数据，其中16位的数据信号要分为高低8位两部分数据分别传送。需要注意的是，如果信号数据是16位，则DAC电路输出的两路模拟信号与输出数据是不一致的，只有其中一路可以粗略地观察到该信号波形(数据高8位的波形)。为了使用多种工具(如Matlab等)产生的信号数据，软件在产生常用信号的基础上，可选择读取数据文件的方式，从而可以更快更灵活地得到各种特定信号的输出。

参考文献
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