10位逐次逼近型A/D转换器的芯片设计

1 引言

A/D转换器是模拟系统与数字系统接口的关键部件，可以将需要测量的模拟信号精确地转换成数字量信号。一旦以数字形式出现，就能简单而准确地对其进行处理，从而提取出有用的信息。

现代电子系统中，模数转换器（ADC）已经成为一个相当重要的电路单元。很多控制类芯片（MCU）和信号处理芯片（DSP）都尽量在片内集成模数转换器。因此，基于嵌入应用的模数转换器的设计对于实现单芯片系统时很有价值的。

因逐次逼近型的模数转换器中只使用一个比较器，芯片占用的面积很小。在速度要求不高的场合，具有很高的性价比。

本设计的侧重点是优化内部单元电路结构，以提高精度和转换速率。作者基于0.6μm数字CMOS工艺，设计和实现了采样频率达3MHz、10位精度、内部采用双时钟结构的逐次逼近型模数转换器。与其相应的单时钟方式相比，能够在不影响转换精度的前提下提高ADC的转换速度。

2电路设计与分析

2.1 转换器的整体结构设计

逐次逼近型A/D转换器的工作原理图如图1，包括比较器，D／A转换器，逐次逼近寄存器，时序产生及数字控制逻辑电路。根据逐次逼近的时间要求，时序产生电路可产生变换频率的时钟，提供给数字控制逻辑电路。数字控制逻辑电路控制着整个模数转换的过程，根据比较器的输出结果依次序确定逐次逼近寄存器中数字各码元的值。

对于逐次逼近型ADC来说，其转换误差主要由内部DAC转换误差、比较器失调、带宽限制以及输入噪声产生。而其中内部DAC电路设计得好坏对整个ADC的转换精度起着关键性的作用。

2.2 D/A转换器的设计

D/A转换器的结构有很多种，分为电压定标、电荷定标、电流定标等。不同结构的D/A转换器在性能上是有差异的。单纯采用一种定标方式，需要有很高的匹配精度，否则很难实现高精度转换。

本设计中的D/A转换器采用高位电荷定标、低位电压定标的方法。其原理框图如图2所示。

采用二进制加权的电容器阵列完成高五位定标，电阻串完成低五位定标的电路结构，要使得DNL和INL均要小于0.8，则要求匹配的容差ΔR/R≤2.58％，ΔC/C≤0.0756％。由结果可以看出，这种DAC结构，对电容的匹配特性要求较电阻要高一些。但是最大和最小的电容之比不是很大，为16倍，因而，能在实际的版图绘制时，采用电容共中心对称的设计，尽可能满足其匹配性的要求。

2.3 比较器的设计

比较器在模数转换器中是不可缺少的重要单元。通常我们比较关心比较器的传播延时、分辨度、以及共模输入范围等。在实际的比较器设计中，为了满足整个电路的精度和速度的要求，采用两级差分放大器作为前置放大，最后采用一级差分输入的自偏压差分放大器将比较结果输出。为了消除比较器的失调电压，在两级放大器的输入端采用电容进行耦合。这种结构降低了输入电压失调的影响，提高了比较器的分辨性能[2]。其电路结构如图3所示。

当FB和Reset开关闭合时，标记为Cvi的电容将每一级放大器的输入端自动置零。输入电压通过电容C1和C2加到第一级比较器。

比较器中，A1和A2两个差动放大器采用图4所示的电路结构。M1和M2组成输入差分对，M3，M5，M4和M6组成带有正反馈的负载，以提高电路增益。 M3和M4的跨导要比M5和M6的跨导小，使这个电路结构成为弱正反馈电路，并且以之构成二级正反馈电路，其后再跟一级跟随器输出[2]。M7和M10是电流放大级，M8，M9，M11和M12组成第二级带正反馈的负载，而M14，M15，M16和M17则组成两个跟随器输出级[3]。

比较器的最后一级是差分输入的自偏压差分放大器，电路如图5所示。当正相输入电压Vin+增加时，M1和 M3的漏极电压降低，使得M6导通，产生的电流经M4到漏极输出端，输出高电平。在上述过程中，M5的电流几乎为零；当Vin+的电压降低时，M5导通，由M2和M5形成电流沉，输出低电平。电压比较的结果最终经M7和M8驱动后从Vout输出，送到移位寄存器。

2.4 时钟及数字控制电路的设计

传统的逐次逼近型模数转换，N位字的转换时间为N个时钟周期。一旦所加的时钟信号确定，单次转换的时间也就确定了。但是，频率过快的时钟信号也将导致转换精度降低。

采用分压式和电荷分布式相结合的混合式结构，转换器在进行高五位和低五位比较时所需要的时间是不相同的。在进行高五位逼近的时候，是由输入电压或者参考电压对电容进行充放电，等效时间常数较小，所需的时间较短；而进行低五位逼近时，是通过电阻串的节点对电容充放电，等效时间常数较大，时间较长。如果要提高电路的响应速度，就需要减小电阻或者电容值。这样的做法常会增加芯