ADC信噪比的分析及高速高分辨率ADC电路的实现

去耦对于高速高分辨率ADC电路尤为重要。为此,本电路采用0.01μF的NPO材料(属低损耗?超稳定的电容材料,电气特性基本上不随温度、电压、时间的变化而变化,自谐振频率较高,适用于高频场合)的1206封装的贴片电容和0.1μF的X7R材料(属稳定性电容材料,电气特性随温度、电压、时间变化不明显,适用于中、低频场合)的0805封装的贴片电容并联,有效地滤除电地间较宽频带的杂波。

2.1.5 电路板的布局布线

ADC界于模拟电路和数字电路之间,且通常被划归为模拟电路。为减小数字电路的干扰,应将模拟电路和数字电路分开布局;为减小信号线上的分布电阻、电容和电感,应尽量缩短导线长度和增大导线之间的距离;为减小电源线和地线的阻抗,应尽量增大电源线和地线的宽度,或采用电源平面、地平面。本电路在设计印刷电路板时,都遵循了以上原则。

2.2 电路测试结果

采用信号发生器HP8640B产生0～15MHz的单频正弦信号,经相应带通滤波器滤波(各次谐波均小于-90dBc)后作为本电路的输入信号,滤波后信号在AD6644AST-65输入端幅度为-1dBFs。

AD6644AST-65输出数字信号经74LC574锁存后,存储于逻辑分析仪HP16702A中。HP16702A状态分析时钟取自AD6644AST-65的DRY管脚,该信号频率和AD6644AST-65采样时钟频率一致,为40MHz。

通过对逻辑分析仪HP16702A每次存储的数字信号进行16384点FFT分析,可得到奈奎斯特带宽内总功率PΣ、输入信号功率Ps以及总谐波失真与噪声功率之和Pn+THD=PΣ-Ps。经计算得到电路的有效位数ENOB=[SINAD(dB)-1.76]/6.02=[Ps(dB)-Pn+THD(dB)-1.76]/6.02。

图3(a)?(b)?(c)为在三种不同测试条件下,AD6644AST-65输出数字信号的FFT分析频谱图和有效位数ENOB。

图3(c)表明,当fin=0.96MHz、AD6644AST-65输入端采用运放AD8138直流耦合时,电路热噪声和谐波失真明显增加,电路的有效位数ENOB约为10.74bit,比图3(a)的ENOB小0.6bit左右。由此可见,有源器件对高速高分辨率ADC电路性能的影响是很大的。

理论分析和实际电路的测试结果都说明,高速高分辨率ADC电路设计应选用低噪器件;当输入信号频率较高时,应选用低相位抖动的时钟源;在进行电路板布局布线时,应注意电源噪声的抑制和减小数字电路对模拟电路的影响。