一种低功耗64倍降采样多级数字抽取滤波器设计

摘　要：经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源，文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR 滤波器和半带滤波器组成，在保持∑- Δ ADC 转换精度的约束下，实现了最大程度降低系统功耗与面积的设计目标。在多级级联积分梳状（CIC）滤波器的设计中，充分运用置换原则以优化各级级数并采用非递归结构实现方式，同时将多相结构运用到补偿滤波器与半带滤波器中，获得电路功耗与面积的明显降低。将∑- Δ调制器输出信号作为测试激励，通过Matlab 系统仿真、FPGA 验证与FFT 信号分析，得到的输出数据信噪比达到15bit 有效位数精度，且系统速度满足要求。

　　1 引言

　　∑-△调制器与数字抽取滤波器是∑-△ ADC 实现16bit 以上精度的关键电路模块。∑-△调制器依靠过采样与高阶闭环负反馈控制实现的噪声整形技术，将基带内的量化噪声搬移到高频段，而数字抽取滤波器则将带外高频段的噪声加以滤除，同时将输出频率降低到输入信号的奈奎斯特采样频率，最终实现对输入信号高精度的模数转换。

　　由于采用过采样技术，∑-△ ADC 对输入信号带宽有一定限制，比较适合低频信号的模数转换。

　　以音频信号44kHz 的奈奎斯特采样频率为例，在64倍的过采样率下，即输入采样频率为2.816MHz，4阶∑-△调制器可实现16bit 的转换精度；输出PDM信号经* 倍降采样数字抽取滤波器的处理后恢复初始信号的奈奎斯特采样频率。为保持S - Δ调制器的精度性能，数字抽取滤波器的通带截止频率应为20kHz、阻带起始频率为24kHz、阻带衰减最小为80dB、通带纹波为± 0.01dB、ADC 有效位数大于15bit。

　　∑-△ ADC 的精度和转换速度由∑-△调制器决定，其中∑-△调制器的阶数、过采样率等参数直接决定了ADC 的分辨率，一般只需小规模的数模混合电路即可实现，面积小且功耗低。用于滤除量化噪声的数字滤波器，为维持调制器的高分辨率就必须具有一定量的阻带衰减与很小的纹波，导致数字滤波器的阶数过大，并直接导致硬件消耗与功耗的显着增加。

　　本文针对高精度数字抽取滤波器IP 电路，进行低成本与低功耗设计技术研究。在给定指标约束下，通过对CIC 抽取滤波器结构的改进，同时将多相结构应用到补偿滤波器和半带滤波器中，获得比经典结构在硬件消耗与功耗上明显的降低。

　　2 经典 CIC 滤波器结构

　　为确保数字滤波器信号的出路精度，采用单级抽取滤波器的阶数将与输入信号的采样频率成正比，而与过渡带宽成反比。对于输入频率2.816MHz、过渡带宽4kHz 的设计指标，采用单级抽取结构的滤波器，由于频率高、过渡带窄而导致单级滤波器阶数过大，可实现性差，因此采用多级抽取结构成为必然。在多级结构中，第一级抽取结构的输入频率为系统最高的输入频率，但它的过渡带宽很大；最后一级虽然过渡带宽很窄，但输入频率降低；中间级的输入频率与过渡带宽均较为适中，这样的频率与过渡带分布配置，使得最终各级滤波器的总阶数远小于单级抽取的阶数，因此多级结构更具有实用价值。

　　CIC 是由Hogenauer提出的一种无需使用乘法器的滤波器结构，结构简单，采样变换率高，可作为多级数字抽取滤波器中的输入级。阻带衰减为衡量CIC 性能的一个重要指标，在Matlab 下对抽取因子为64、32、…、2 的最小阻带衰减进行仿真，确定当抽取因子最大为16 时，阻带衰减仍满足设计要求，继续增大抽取率导致性能下降，则最大抽取倍率为16。

　　CI C 滤波器的最大缺陷在于通带内的过多衰减，后面必须加一级补偿滤波器以确保补偿后的通带纹波仍满足指标要求，补偿滤波器同时还具备降采样抽取功率，可选择4 倍抽取，也可先进行2 倍抽取，然后用一级半带滤波器再完成2 倍抽取。基于多级抽取有利于降低硬件资源与功耗的原则，64倍降采样数字抽取滤波器可采用如图1 所示的三级结构。

 

图1 系统结构框图

　　CIC 降采样滤波器对系统性能的影响至关重要，其级联级数D与S-Δ调制器的阶数L之间存在D=L+1的关联，对于4 阶∑-△调制器，D=5，在16 倍降采样率下，CIC 滤波器的系统函数为：

　　采用Hogenauer 经典结构实现以上系统传输特性时，可将级联梳状滤波器分解为积分器HC（z）与梳状微分器HI（z）两部分，然后采用层叠结构实现。

　　由于HI（z）中的延迟因子需要16 个寄存器，采用置换原则，完成16 倍抽取后再进行微分部分的计算，这样就只需要一个延迟因子，由此得到如图2 所示的经典CIC 电路结构框图。

 

图2 经典CIC滤波器电路结构