第四代无线基础架构的离散式SerDes解决方案

有3种选择：

● 改用相同制造商的9.8Gbps FPGA(已整合SerDes)。缺点：制造商可能必须为具备9.8Gbps SerDes功能的FPGA付出相当高的成本。

● 改用不同制造商的9.8Gbps低阶FPGA(已整合SerDes)。缺点：学习周期、效能疑虑、缺乏降低成本的规模效益。

● 向同一个厂商购买不含SerDes的FPGA，并将系统切割为FPGA及离散式SerDes。优点：与状况B类似。
在9.8Gbps或12Gbps等高SDR的情况下，要满足离散式SerDes设计中对于稳定频率数据复原、抖动容差、信号调节及信号完整性的需求已经相当不容易，更不用说在整合型SerDes-FPGA设计中，数字逻辑项目区块(芯片的大部份)内敏感模拟电路的噪声隔离会造成设计上更大的挑战。有时候，为达到所需的效能，已整合SerDes的FPGA需要高成本的电源供应滤波，并选择使用电压控制的晶体振荡器或成本较低的晶体振荡器。这些需求会增加实施的成本。概括来说，将SerDes整合于FPGA会造成相关的成本，而且当整合难度因为SDR升高而增加时，这些成本也会增加。这正是为何当数据速率在3Gbps或更低的状况下，FPGA加离散式SerDes的解决方案比整合型解决方案更符合成本效益的一个主要原因。

结论
当网络设备制造商建置4G的基础架构时，对于分布式基站架构部署中无线电设备控制及无线电设备之间的高序列数据速率需求将大幅升高。要满足如此需求，光纤缆线两端的SerDeson必须发挥更高的效能。网络设备制造商可将系统切割开来，便能使用同一个熟悉的FPGA平台进行逻辑层处理。为达到高序列数据速率，网络设备制造商可改用离散式 SerDes 解决方案，单独就SerDes部份进行升级。如此的切分可达到所需的效能而不必采用新FPGA平台所需的学习周期，并且有助于提升规模效益，最终能降低制造商的成本。