第四代无线基础架构的离散式SerDes解决方案

的数据速率提升，而且愈来愈多的网络申办用户转而使用随选电视等高带宽应用，因此，REC与R之间的序列数据速率也随之增加。使用公式（1）可算出REC及RE之间的序列数据速率(SDR)：
SDR=MAcSN2(I/Q)C        (1)

其中，SDR是REC与RE之间的序列数据速率；M为天线数目；Ac为载波/天线数目；S为采样率(各载波每秒取样次数)；N为取样宽度，位/取样；C为REC与RE之间串行传输期间的8b10b数据(10/8=1.25)；2(I/Q)=2倍的同相及正交相位资料的倍增系数。

透过等式1及表1，对于4个W-CDMA载波、双天线系统，采样率为各载波每秒7.68百万次取样，I-Q取样宽度为 4b/sample的20MHz无线射频而言，其原始序列速率如式2所示：
SDR=2×4×7.68×4×2×1.25= 614.4Mbps                      (2)

同样地，透过式1及表1，对于四天线系统、单一载波/天线，LTE 载波采样率为各载波每秒30.72百万次取样，I-Q 数据取样宽度为16b/sample的20MHz无线射频而言，其原始序列速率如式3所示：
SDR=4×1×30.72×16×2×1.25=4.915Gbps                     (3)

对于八天线波束形成LTE系统而言，式3中的SDR会倍增为9.8Gbps。因此，I-Q取样宽度、信道宽度或天线载波数目的增加会直接造成REC与RE之间序列数据速率的提高。搭建基础架构的网络设备制造商应该要了解，在LTE演进中，序列数据速率必须从614.4Mbps的中等速率调整为9.8Gbps或12.2Gbps。DBSA的高SDR需要光纤缆线两端的SerDes发挥更高的效能，才能达到稳定的频率数据复原，并符合CPRI或OBSAI标准的抖动规格。为了进一步了解4G的SerDes及数据处理效用，以下将分析CPRI/OBSAI的通信协议堆栈。

图3a显示CPRI通信协议层堆栈。一般而言，物理层包含不同通信协议都具备的固定功能。CPRI/OBSAI通信协议层的固定功能物理层是以硬件宏(hard marco)的方式进行实作，以达到严格的时序闭合需求。然而，逻辑层则允许客制化。由于新兴的标准演进，以及网络设备制造商期望透过专属功能建立附加价值，使得逻辑层会随之更新。在实作CPRI/OBSAI接口的逻辑层部份时，FPGA通常会提供所需的弹性。FPGA的逻辑项目能够利用程序加以设计，以支持自定义的逻辑层。

图3a CPRI通信协议层堆栈

图3b CPRI通信协议层堆栈(外部SerDes划分)

由于网络设备制造商改采4G部署，因此不仅需要相同弹性来实行逻辑层，也需要强化SerDes效能来满足增加的 SDR。网络设备制造商可选择采购已整合SerDes的FPGA，或选择采购FPGA与离散式SerDes，然后将两者结合(见图3b)。

以下是选择离散式SerDes-FPGA及整合型SerDes-FPGA时必须考虑的几项关键因素：
● 离散式SerDes加上FPGA的成本VS已整合SerDes的FPGA成本
● 离散式SerDes的效能VS整合于FPGA的SerDes效能
● 对于特定FPGA平台的熟悉程度
● 改用整合型SerDes-FPGA所节省的空间

图4显示2G/3G/4G基站或REC连接到分别服务3个区块的3个RE。其中，3个CPRI设定分别为614.4Mbps、3Gbps及9.8Gbps线路速率，并假设9.8Gbps为更新过后的SDR，可支持4G。

图4 连接到3个RE的2G/3G/4G REC

状况A：假设网络设备制造商使用FPGA与离散式SerDes，而且已经在该特定FPGA平台的学习周期中投入时间与资源。若要在此状况下支持9.8Gbps：

● 制造商将SerDes升级，并持续使用同一个熟悉的FPGA平台。优点：达到规模效益，因为图4显示的3个RE区块都能具备类似的FPGA，同时以不同的SDR进行运作。如此一来，制造商便不需要变更FPGA平台而经历学习周期。

状况B：网络设备制造商使用已整合SerDes功能的经济型低阶FPGA。若要在此状况下支持9.8Gbps，制造商有3种选择：

● 改用不同制造商的9.8Gbps高阶FPGA(已整合SerDes)。缺点：成本增加，而且制造商必须经历新FPGA平台的学习周期。

● 改用相同制造商的低价9.8Gbps FPGA(已整合SerDes)。缺点：效能疑虑。

● 向同一个厂商购买不含SerDes的FPGA，并将系统切割为FPGA以及离散式SerDes。优点：制造商改用不含SerDes的FPGA可以节省成本，同时保留熟悉的FPGA平台。此外，使用相同的FPGA可切割出采用离散式SerDes的3个RE区块，进而达到规模效益，就如图4所示。缺点：离散式SerDes加FPGA的解决方案可能需要更多的PCB空间。

状况C：网络设备制造商使用已整合SerDes的高阶FPGA。若要在此状况下支持9.8Gbps，制造商