赛灵思Verilog(FPGA/CPLD)设计小技巧

)的块仅例化较 底层的块这样就建立了层次

　　? 如果叶级块被锁存输出则可使综合工具保留层次这可使分析这些代码 的静态时序变得比较容易

　　? 对边界进行寄存可以使得各个块之间有确定的时序关系

　　**利用有适当管脚定位约束的数据流

　　? Xilinx器件中的数据流是在水平方向上的这里部分的原因是进位链是在垂直方向上的另外还有其它的原因三态缓冲线在水平方向上排列块之间也有水平方向上的直接连接

　　? 为了利用数据流地址和数据管脚必须放在芯片的左侧或右侧同时注意因为进位链是自下而上的所以将最低位放在最下面控制信号放在芯片的上部和下部

　　**不同的计数器风格

　　? 二进制计数器是非常慢的如果你的二进制计数器是关键路径可以考虑使用不同的风格的计数器LFSRPre-scalar或Johnson

　　**设计是层次化的被分成不同的功能块和技术块

　　? 设计必须被划分成不同的功能块首先是较顶层的功能块然后是较底层的块你也应该包括特定技术的块

　　? 设计层次化必须使得设计更可读更易调试更易复用

　　**复制的高扇出网络

　　? 这可以通过你的综合工具来进行控制然而为了更紧地控制复制你可以选择复制寄存器

　　**利用四种全局约束来对设计进行全局的约束周期对每个时钟偏置输入偏置输出管脚-到-管脚

　　? 你也许会有针对多周期路径失败路径和关键路径的其它约束但是你必须总要从指定四个全局约束开始