主流新兴通信接口原理分析

　　如果查看一下典型通信系统的结构，可以看出很多元件都需要相互进行通信。为满足数据通道中各种元件的不同需求，因而出现了各种不同的接口标准。要了解各种接口的优缺点，就需要查看元件本身及每个元件所发生的通信类型。这里将从光电接口开始，然后逐一介绍内部元件，直至交换架构（ｓｗｉｔｃｈ　ｆａｂｒｉｃ）。

ａ．与串并行转换器相连的光电器件 　　

在高速光纤通信系统中，传输的数据流需要进行格式转换，即在光纤传输时的串行格式及在电子处理时的并行格式之间转换。串化器－解串器　（一般被称作串并行转换器）　就是用来实现这种转换的。串并行转换器与光电传感器间的接口通常为高速串行数据流，利用一种编码方案实现不同信令，这样可从数据恢复嵌入的时钟。视乎所支持的通信标准，该串行流可在１．２５Ｇｂ／ｓ　（千兆以太网）、２．４８８Ｇｂ／ｓ　（ＯＣ－４８　／　ＳＴＭ－１６）、９．９５３Ｇｂ／ｓ　（ＯＣ－１９２　／　ＳＴＭ－６４）　或１０．３Ｇｂ／ｓ　（１０千兆以太网）条件下传输。

ｂ．串并行转换器至成帧器接口 　　

在Ｓｏｎｅｔ　／　ＳＤＨ的世界中，光纤中的数据传输往往采用帧的形式。每帧包括附加信息（用于同步、误差监视、保护切换等）和有效载荷数据。传输设备必须在输出数据中加入帧的附加信息，接收设备则必须从帧中提取有效载荷数据，并用帧的附加信息进行系统管理。这些操作都会在成帧器中完成。

采用标准ＣＭＯＳ工艺制造的高集成度ＩＣ。目前的ＣＭＯＳ工艺不能支持１０Ｇｂ／ｓ串行数据流（尽管很多人认为未来的ＣＭＯＳ工艺可以实现此项功能），因此串并行转换器与成帧器间需要并行接口。目前最流行的选择是由光网络互联论坛　（Ｏｐｔｉｃａｌ　Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ　Ｆｏｒｕｍ）　开发的ＳＦＩ－４，该接口使用两个速度达６２２Ｍｂ／ｓ的１６位并行数据流（每个方向一个）。ＳＦＩ－４与目前很多新兴接口一样，使用源同步时钟，即时钟信号与数据信号共同由传输器件传输。源同步时钟可显著降低时钟信号与数据信号间的偏移，但它不能完全消除不匹配ＰＣＢ线路长度引起的偏移效应。１６个数据信号和时钟信号均使用ＩＥＥＥ－１５９３．６标准ＬＶＤＳ信令。该接口仅需在串并行转换器与成帧器间来回传输数据，距离较短，因此无需具备复杂的流控制或误差检测功能。

以太网中也存在类似接口。在１０千兆以太网ＰＨＹ的物理编码子层（ＰＣＳ）与物理介质连接（ＰＭＡ）层之间，ＩＥＥＥ－８０２．３ａｅ规范提供了一种被称作ＸＳＢＩ的接口。这种＂１０千兆１６位接口＂在每个方向都具有１６位并行数据流及源同步时钟。数据和时钟均使用ＩＥＥＥ－１５９３．６标准ＬＶＤＳ信令。数据通道使用６４ｂ／６６ｂ编码方案，其时钟频率为６４４ＭＨｚ。

该１０千兆以太网规范使用串行接口连接ＭＡＣ（介质访问控制）层和ＰＨＹ（物理）层。这个被称作ＸＡＵＩ的接口，也被称为＂１０千兆连接单元接口＂，这是一种使用四通道的串行接口，每个通道传输２．５Ｇｂ／ｓ有效载荷数据，８ｂ／１０ｂ编码使每个通道的比特率高达３．１２５Ｇｂ／ｓ。该接口一般用于连接　ＭＡＣ和包含ＰＨＹ及光器件的独立模块。根据几家制造商的多源协议开发的Ｘｅｎｐａｋ光模块使用ＸＡＵＩ接口。后文还将提到ＸＡＵＩ也用于系统背板。

ｃ．成帧器与网络处理器及其它元件间的接口 　　

成帧器与网络处理间传输的数据可代表很多不同的数据流。Ｓｏｎｅｔ／ＳＤＨ帧中包含的附加数据表明数据有效载荷中每个数据流的位置，该信息需要在成帧器与网络处理器及相关器件间传输，如分类引擎和流量管理器。此外，网络处理器和相关器件还实现各种复杂的任务，如数据包传向交换芯片的时序安排，管理数据包内容以确保没有非法数据进入网络，以及测量带宽以便特定应用或用户享有优先权。由于这些任务很复杂，因此需要在成帧器与网络处理器间实施流控制方案。

成帧器、网络处理器与相关器件间通常使用的接口包括Ｕｔｏｐｉａ接口、ＰＯＳ－ＰＨＹ接口、ＳＰＩ接口和Ｆｌｅｘｂｕｓ接口。每个接口的后缀为　＂ｌｅｖｅｌ　Ｘ＂，其级别表明标称数据速率。Ｌｅｖｅｌ　２即指每个方向的数据速率为６２２Ｍｂ／ｓ，Ｌｅｖｅｌ　３为２．４８８Ｇｂ／ｓ，ｌｅｖｅｌ　４为９．９５３Ｇｂ／ｓ，Ｌｅｖｅｌ　５为３９．８Ｇｂ／ｓ。因此ＰＯＳ－ＰＨＹ　Ｌｅｖｅｌ　４的标称带宽为９．９５３Ｇｂ／ｓ。Ｕｔｏｐｉａ接口是为包含固定长度ＡＴＭ单元的数据流而设计的。Ｕｔｏｐｉａ的规范由ＡＴＭ论坛颁布。

ＰＯＳ－ＰＨＹ接口