基于DVI和FPGA的视频叠加器设计

5 实验结果
对于1 024×768@60Hz的VESA时序，控制信号（vsync，hsync，de）和像素时钟（idck）的仿真结果如图 5所示，其他分辨率的仿真图不再给出。经过测量场同步信号和行同步信号的周期分别为16.7 ms、20.7 ?滋s，与VESA标准[2]一致，其他参数经测量也吻合，不再列举。

由于只对两路视频中的绿色信号进行了叠加，显示色数有些不足。后期研究可向全彩色视频叠加方向努力。但彩色信号叠加与绿色信号叠加在原理上相同，只是意味着要选用引脚数更多的FPGA。