便携式高速数据采集系统设计

针对基于ＥＰＰ协议的并行端口设备开发的特点与趋势，开发了由Ａ／Ｄ转换器ＡＤ１６７１和ＦＩＦＯ存储器ＩＤ７２０２构成的１．２５ＭＨｚ、１２Ｂｉｔ的高速数据采集系统，并通过ＩＤＴ７２０２与ＥＰＰ的接口电路实现了采集数据的高速回传。介绍了ＥＰＰ协议和该采集系统工作原理。

关键词： 增强并行口（ＥＰＰ） 先进先出存储器（ＦＩＦＯ） Ａ／Ｄ转换器ＡＤ１６７１

利用传统的标准并行口（ＳＰＰ）或ＲＳ２３２进行数据传输，其速度和灵活性受到很大限制。而增强型并行端口ＥＰＰ(Ｅｎｈａｎｃｅｄ Ｐａｒａｌｌｅｌ Ｐｏｒｔ)不但与ＳＰＰ兼容，而且其最高传输速率可达ＩＳＡ总线的能力（２ＭＨｚ）。由于便携式计算机日益普及，基于ＥＰＰ协议开发的便携式微机采集系统将会是一个发展趋势。

通常，低速的数据采集系统可不需要板上的数据缓存区。但当采集速率较高时，数据的回传将占用ＣＰＵ大量的时间，因而不可能进行其他的控制操作与数值处理，这时就需要足够的缓存区来存放数据。我们在设计高速数据采集系统时采用了ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ) ＩＤＴ７２０２其管脚功能如图１所示。它不但提供了存储空间作为数据的缓冲，而且还在ＥＰＰ并行总线和Ａ／Ｄ转换器之间充当一弹性的存储器，因而无需考虑相互间的同步与协调。ＦＩＦＯ的优点在于读写时序要求简单，内部带有读写的环形指针，在对芯片操作时不需额外的地址信息。随着ＦＩＦＯ芯片存储量的不断增加和价格的不断下降，它将成为传统数据存储器件ＲＡＭ、ＳＲＡＭ等的有力替代者。方案中的Ａ／Ｄ转换器采用了Ａｎａｌｏｇ Ｄｅｖｉｃｅ 公司的ＡＤ１６７１，最大采集速率可达１．２５ＭＨｚ、１２Ｂｉｔ无漏码转换输出。

１ ＥＰＰ协议简介

ＥＰＰ协议与标准并行口协议兼容且能完成数据的双向传输，它提供了四种数据传送周期：数据写周期；数据读周期；地址写周期；地址读周期。

在设计中我们把数据周期用于便携机与采集板之间的数据传输，地址周期用于地址的传送与选通。表１列出了ＤＢ２５插座在ＥＰＰ协议中的各脚定义。

表1 EPP信号定义

图２是一个数据写周期的例子。

（１) 程序执行一个Ｉ／Ｏ写周期，写数据到Ｐｏｒｔ４（ＥＰＰ数据寄存器）。

（２)ｎＷｒｉｔｅ变低，数据送到串行口上。

（３)由于ｎＷａｉｔ为低，表示可以开始一个数据写周期，ｎＤａｔａＳＴＢ变低。

（４)等待外设的握手信号（等待ｎＷａｉｔ变高）。

（５)ｎＤａｔａＳＴＢ变高，ＥＰＰ周期结束。

（６)ＩＳＡ的Ｉ／Ｏ周期结束。

（７)ｎＷａｉｔ变低，表示可以开始下一个数据写周期。

可以看到，整个数据传送过程发生在一个ＩＳＡ Ｉ／Ｏ周期内，所以用ＥＰＰ协议传送数据，系统可以获得接近ＩＳＡ总线的传输率（５００ｋ～２Ｍ ｂｙｔｅ／ｓ）。

２ ＡＤ１６７１控制及采集系统工作原理

图３是ＡＤ１６７１的ＡＤ转换时序图。

ＡＤ１６７１在Ｅｎｃｏｄｅ信号上升沿开始Ａ／Ｄ转换，Ｄａｖ信号在本次转换完成前一定时间变低，直到Ｄａｖ出现上升沿表示本次转换结束。为防止数字噪声耦合带来的误差，Ｅｎｃｏｄｅ信号应在Ｄａｖ信号变低后５０ｎｓ内变低。系统中通过８２５４计数器对晶振进行分频来给ＡＤ１６７１提供Ｅｎｃｏｄｅ信号，以满足其工作时序的需要。系统原理图如图４所示。系统初始化时，向８２５４的Ｃｌｏｃｋ０写入计数值，由此可以灵活改变采样间隔，同时写入Ｃｌｏｃｋ１的计数值用来控制采样的个数。晶振采用５ＭＨｚ有源四脚晶振，Ｄ触发器实现触发功能，系统工作原理如下：

系统初始化完成后，经地址译码器产生Ａｄｄ２信号，使Ｄ触发器状态翻转，由低变到高，８２５４计数使能端Ｇａｔｅ０、Ｇａｔｅ１变高，８２５４开始方式２的计数。当Ｃｌｏｃｋ０的计数时间到时，发出一个宽度为一时钟周期的负脉冲，经反向送入Ｅｎｃｏｄｅ，启动ＡＤ１６７１进行Ａ／Ｄ转换。一次转换结束，利用Ｄａｖ信号将转换的数据写入ＩＤＴ７２０２，同时Ｃｌｏｃｋ１计数一次。当Ｃｌｏｃｋ１计数时间到后，发出一个