基于DSP与CPLD的I2C总线接口的设计与实现

Ｉ／Ｏ控制，因此只能通过精确的计数器定时和读／写使能信号共同判别控制。

读／写使能信号ＷＲ＿ＥＮ／ＲＤ＿ＥＮ也象ＥＮ那样由触发产生，因此也要用同样的方法判别。

②同步时钟的产生。

从图２中可以看到，数据在同步时钟的高电平脉冲时必须保持稳定，如果此时发生变化将会被视为一个控制信号，而通信也会被中断。因此，同步时钟的高电平脉冲一定要在有效数据的中间出现。而所需的控制信号必须在同步时钟正脉冲的时候出现。

③对数据总线进行三态设置。 因为ＳＤＡ和ＤＳＰ＿ＤＡＴＡ都是双向数据线，在写ＳＤＡ和ＤＳＰ＿ＤＡＴＡ的进程中必须设置高阻态，否则会出现数据线状态"不确定"。

２．３ ＤＳＰ与ＣＰＬＤ的接口模块

根据ＤＳＰ的时序，ＤＳＰ与ＣＰＬＤ之间必须根据双方（ＡＤＳＰ２１９９２和ＰＣＦ８５８３）的时序制定一个握手协议。当读程序时，由于Ｉ2Ｃ总线协议只能支持最高４００ｋｂｉｔ／ｓ的传输速率，而ＤＳＰ的同步时钟可达几十兆赫。因此，ＤＳＰ必须等到Ｉ2Ｃ核把ＰＣＦ８５８３的数据读到ＣＰＬＤ后才能获得正确的数据（这里可以通过设立一个忙标志来实现）。而当写程序时，为了节约ＣＰＬＤ的资源（数据缓存特别占用资源），可以设置ＤＳＰ定时输出数据给Ｉ2Ｃ核，让Ｉ2Ｃ核的一次只送一个数据。

２．４ 硬件设计

此Ｉ2Ｃ核可外挂多个带有Ｉ2Ｃ总线接口的芯片，可以通过发送不同的器件地址来选择。ＳＤＡ和ＳＣＬ线必须接上拉电阻。此外，同步时钟不能太高，否则会影响数据传输的稳定性。

２．５ 时序

（１）Ｉ2Ｃ核时序

以写为例，Ｉ2Ｃ核时序如图５所示。

（２）ＰＣＦ８５８３时序

ＰＣＦ８５８３的数据是８ｂｉｔ一个存储单元，共２５６个字节，所以只需要８位地址，而且器件本身有两种寻址方式：一种是从指定地址开始递增寻址，另一种是从首地址开始递增寻址。两种寻址方式的时序是不一样的，如图６所示。

３ 实现方法

本系统是选用ＡＬＴＥＲＡ公司ＣＰＬＤ７０００Ｓ系列ＥＰＭ７１２８Ｓ芯片，并基于ＭＡＸＰＬＵＳＩＩ开发的。Ｉ2Ｃ核采用ＶＨＤＬ语言编写，使用ＳＹＮＰＬＩＦＹ 编译、综合，用ＡＨＤＬ绘成图表，用ＭＡＸＰＬＵＳＩＩ仿真和布局。ＤＳＰ采用ＶＩＳＵＡＬ ＤＳＰ＋＋２．０编写。最后分别通过ＪＴＡＧ口下载到芯片并联机调试成功。

随着ＤＳＰ芯片和2Ｃ通信方式的广泛应用，它们之间的接口问题必须得到解决。本文提出的解决方案具有非常好的可移植性和产品开发能力。本系统既可以作为一个单独的系统运行，又可以作为一个通信模块植入一个大系统中，而其中的Ｉ2Ｃ核又是一个可移植ＩＰ核。利用ＣＰＬＤ的逻辑可编程性，还可以在其剩下的资源中再开发所需的逻辑器件，既能降低硬件成本又能大大减小系统主板的面积，使电路的设计更具灵活性。