基于DSP与CPLD的I2C总线接口的设计与实现
如今，为了提高系统的数据处理精度和处理速度，在家用电器、通讯设备及各类电子产品中已广泛应用ＤＳＰ芯片。但大多数的尚未提供Ｉ2Ｃ总线接口，本文将介绍一种基于ＣＰＬＤ的已实现的高速ＤＳＰ的Ｉ2Ｃ总线接口方案。
１ Ｉ2Ｃ通信协议
Ｉ2Ｃ总线是一种用于ＩＣ器件之间的二线制总线。它通过ＳＤＡ（串行数据线）及ＳＣＬ（串行同步时钟线）两根线在连到总线上的器件之间传送信息，通过软件寻址实现片选，减少了器件片选线的连接。ＣＰＵ不仅能通过指令将某个功能单元电路挂靠或摘离总线，还可对该单元的工作状况进行检测，从而实现对硬件系统的扩展与控制。Ｉ2Ｃ总线接口电路结构如图１所示，Ｉ2Ｃ总线时序图如图２所示。
|
|
Ｉ2Ｃ总线根据器件的功能通过软件程序使其可工作于发送主或接收从方式。总线上主和从即发送和接收的关系不是一成不变的，而是取决于数据传送的方向。ＳＤＡ和ＳＣＬ均为双向Ｉ／Ｏ线，通过上拉电阻接正电源。当总线空闲时，两根线都是高电平。连接总线的器件的输出级必须是集电极或漏极开路的，以具有?quot;与"功能。Ｉ2Ｃ总线的数据传送速率在标准工作方式下为１００ｋｂｉｔ／ｓ，在快速方式下，最高传送速率可达４００ｋｂｉｔ／ｓ。
在数据传送过程中，必须确认数据传送的开始和结束信号（也称启动和停止信号）。当时钟线ＳＣＬ为高电平时，数据线ＳＤＡ由高电平跳变为低电平则定义为"开始"信号；当ＳＣＬ为高电平时，ＳＤＡ由低电平跳变为高电平则定义为"结束"信号。开始和结束信号都由主器件产生。在开始信号以后， 总线即被认为处于忙状态；在结束信号以后的一段时间内，总线被认为是空闲状态。
在Ｉ2Ｃ总线开始信号后，依次送出器件地址和数据，Ｉ2Ｃ总线上每次传送的数据字节数不限，但每一个字节必须为８位，而且每个传送的字节后面必须跟一个认可位（第９位），也叫应答位（ＡＣＫ）。从器件的响应信号结束后，ＳＤＡ线返回高电平，进入下一个传送周期。关于Ｉ2Ｃ总线协议的详细说明请参看参考文献。
２ 设计方案
本文以ＤＳＰ芯片ＡＤＳＰ２１９９２与时钟芯片ＰＣＦ８５８３的控制接口为例，说明基于ＣＰＬＤ的Ｉ２Ｃ总线接口设计方案。
ＡＤＳＰ２１９９２是２００３年最新推出的１６０ＭＩＰＳ、带ＣＡＮ通信接口的适合于高精度工业控制和信号处理的高性能ＤＳＰ芯片。它带有４８Ｋ片内ＲＡＭ、ＳＰＯＲＴ通信接口、ＳＰＩ通信接口、８通道１４位Ａ／Ｄ转换器以及ＰＷＭ等。关于ＡＤＳＰ２１９９２的详细说明请参看参考文献。
ＰＣＦ８５８３是一款带有２５６字节静态ＣＭＯＳ ＲＡＭ的时钟／日历芯片。地址和数据严格按照双向双线制Ｉ2Ｃ总线协议传输。内置地址寄存器在每次读／写后自动递增。关于ＰＣＦ８５８３的详细说明请参看参考文献。
２．１ 系统结构设计
系统的基本功能是通过ＣＰＬＤ的Ｉ2Ｃ总线接口完成ＡＤＳＰ２１９９２（主控芯片）与ＰＣＦ８５８３的数据交换。系统框图如图３所示。
|
系统主要由两个部分组成：一是ＤＳＰ与ＣＰＬＤ的接口；另一是Ｉ２Ｃ核。为了能在ＤＳＰ指定的时刻读／写ＰＣＦ８５８３的数据，使用ＤＳＰ的读写信号、同步时钟和最高位地址控制数据的传输。最高位地址作为控制信号是因为ＤＳＰ的Ｉ／Ｏ口比较少，必须优先供应给其它外设，因此用它来产生ＤＳＰ提供给Ｉ2Ｃ核的片选信号。而ＤＳＰ的地址总线位数较多，最高位一般使用不到，这样正好可以充分利用资源。
２．２ Ｉ2Ｃ核
Ｉ2Ｃ核原理示意图如图４所示。
|
整个Ｉ2Ｃ核由控制模块和Ｉ／Ｏ模块构成。其中，控制模块包括控制信号发生部分和时钟开关，Ｉ／Ｏ模块包括数据缓存和同步时钟缓存。
当ＤＳＰ的最高地址位出现一个有效信号时，便会使Ｉ2Ｃ核内的触发器产生一个全局使能信号ＥＮ它将会启动时钟、计数器和其它控制信号，但数据不会出现交换。如果此时ＤＳＰ的读／写同步产生，则会启动相应的读／写进程，进行数据传输。
Ｉ2Ｃ核的关键技术是：
①用计数器和全局使能信号ＥＮ配合触发进程。
由于Ｉ2Ｃ核的片选信号ＥＮ是由触发产生的，不能象电平信号一样由ＤＳＰ的
- 在采用FPGA设计DSP系统中仿真的重要性 (06-21)
- 基于 DSP Builder的FIR滤波器的设计与实现(06-21)
- 达芬奇数字媒体片上系统的架构和Linux启动过程(06-02)
- FPGA的DSP性能揭秘(06-16)
- 用CPLD实现DSP与PLX9054之间的连接(07-23)
- DSP+FPGA结构在雷达模拟系统中的应用(01-02)