嵌入式车牌识别系统的硬件电路设计

摘要：基于数字信号处理器(DSP)TMS320VC5416和复杂可编程逻辑器件(CPLD)的嵌入式车牌识别系统的硬件设计，利用视频处理芯片SAA7111作为视频A／D，在CPLD的控制下将采集到的图像数据写入帧存储器中，DSP对图像数据进行实时分析处理。采用“乒乓”存储结构，实现了图像数据的采集和处理的并行运行。识别结果通过串口传到上位机或者保存在E2PROM中，实现了车牌识别系统脱机、联机工作，在实时高速图像处理系统中有广泛的工程技术应用前景。
关键词：图像采集；SAA7111；乒乓存储；车牌识别

汽车牌照的自动识别技术在公共安全、交通管理、军事等领域有着重要的应用价值。一般车牌识别系统多基于摄像机一图像采集卡一计算机，图像理解和处理算法全部以软件方式实现。这种计算机参与大量工作的系统应用场合受到很大限制，室外恶劣复杂环境下应用极为不便。随着图像处理技术的发展，数字信号处理器不断更新及其处理能力不断的提高和大规模集成电路的迅速发展，使嵌入式图像采集处理系统的实现成为可能。为此提出了一种基于通用DSP和CPLD的嵌入式车牌识别系统，实现对车牌的实时识别，可脱机(计算机)工作，也可与PC机相连接，将识别结果传给PC机，PC机只需要完成后期管理而不需要进行大量的实时数据处理。在实时高速图像处理系统中(汽车牌照自动识别技术、流水线产品质量监控等领域)有广泛的工程技术应用前景。

1 系统功能
视频A／D在DSP的控制下将摄像头拍摄到的包含车牌信息的视频图像转换为固定格式的数字信号，在CPLD的控制下存储为512×512的图像到帧存储器组中，DSP对采集到的图像数据进行识别处理，将识别到的车牌号码保存，结果可以保存在E2POM中，适用于脱机运行，或者保存在内部缓存中，然后实时地通过串口将识别结果传到PC机中进行后期管理。其中帧存储器组采用两片SRAM，存储器SRAM1和SRAM2组成乒乓存储结构，用来存储数字图像和供DSP读取数据进行图像处理，两组存储器轮换存储，实现图像数据采集和处理的并行运行。总线的切换控制机制、前端视频数据采集的控制单元在CPLD内完成，系统的功能框图如图1所示。

2 系统硬件设计
2．1 DSP单元
DSP器件是该识别系统的处理核心。对于该车牌识别系统来说，实际是对每一帧图像(可看作是静态图像)进行识别处理，同时所处理的图像占内存容量很大。因此这对DSP的寻址能力以及片内快速RAM的容量有很大的要求，综合考虑需要满足的系统性能要求和成本，采用TI的TMS 320C5416，该芯片具有6．25 ns的指令周期，具有128K×16 b的片内RAM，能够寻址总共8M×16 b的存储空间，具有3个可作为通用I／O口的多通道缓冲串行口，可用于对视频A／D的控制和E2PROM的对写。该芯片完全能够完成所要求的工作，而且具有很高的性价比。
2．2 视频输入接口
本文研究的采集识别系统首先是要对前端摄像机所输出的全电视信号进行A／D转换，得到量化精度为8位的数字图像数据。而全电视信号中除了包含图像信号之外，还包括了行同步信号、行消隐信号、场同步信号、场消隐信号以及槽脉冲信号、前均衡脉冲、后均衡脉冲等，而且还存在不同的图像制式。传统的电视信号的解码采用模拟的方法设计制造复杂、调试困难。Philips公司的SAA7111A将这些非常复杂的视频A／D转换电路以及对不同制式的解码电路集成到了一起，为视频信号的数字化应用提供了极大的方便。
SAA7111内部包含2路模拟处理通道，可以选择视频源并可抗混叠滤波，同时还可以进行模／数变换、自动嵌位、自动增益控制、时钟产生、多制式解码等，另外还可对亮度、对比度和饱和度进行控制。SAA7111芯片中的场同步信号VREF、行同步信号HREF、奇偶场信号ODD、像素时钟信号CREF都由管脚直接引出，从而省去了以往时钟同步电路的设计，其可靠性也大大提高。SAA7111可输出多种格式的数据，本系统采用CCIR601的16位格式(Y：U：V=4：2：2)，即输出的16位总线的高8位总线输出亮度信号，低8位总线输出色度信号。SAA7111的功能控制是由I2C总线控制的，本系统使用DSP的McBSP，工作在通用I／O的方式，模拟I2C总线时序，完成对SAA7111的在线控制。
2．3 视频数据控制接口
视频数据控制接口是整个图像采集系统的控制核心，其控制着帧存储器的地址，对采样的控制以及帧存储器的切换以及与SAA7111，DSP之间的接口。主要根据SAA7111输出的同步信号产生帧存器的地址信号和读写、片选等控制信号。系统采集的图像大小为512×512像素。SAA7 111 PAL制式的图像分辨率为720×572，因此采集时要斩头去尾，以避开场消隐信号、行消隐信号和部分有效图像信号，只采集整个有效图像的中间部分。SAA7111输出时钟信号包括CREF，LLC和LLC2，其中CREF可作为像素同步时钟频率13．5 MHz，用来作为地址发生器的时钟；HREF为行同步信号，其高电平表示一行有效像素，为720个CREF周期；VREF为场同步信号，其低电平表示场消隐信号，为26行，高电平为有效图像信号，单场为286行；ODD为奇偶场标志信号，ODD=1为奇数场，ODD=0为偶数场。