多核DSP系统高速传输核心的IP设计

摘要：针对现代高性能嵌入式系统对高速数据传输的应用需求，RapidIO高速串行总线作为新一代嵌入式系统互联总线，具有高速度、低延时、高可靠性等特性，能够很好地适应嵌入式多核DSP系统高速数据传输的要求。本文介绍了互联总线的发展过程，分析了高速串行RapidIO协议特点，针对多核DSP领域嵌入式系统的要求，给出了基于串行RapidIO总线互联的核心IP设计。
关键词：RapidIO；嵌入式系统；多核DSP；互联

引言
对于IO互联体系架构的复杂要求是系统工程化应用需要直接面对的挑战。DSP互联技术的研究已经成为新兴的热点问题。
DSP之间互联的方式有很多种，高带宽的片间、板间互联技术成为需要重点突破的关键技术。

1 高速互联点对点交换技术
无论是单分段共享总线互联系统，还是级联的多分段共享总线互联系统，在这类基于共享的总线体系结构中，所有通信无不是在争用总线带宽，由此造成外设越多可用带宽就越少，从而带来严重的传输瓶颈。不仅如此，在基于共享的并行总线上，大量的引脚数目也带来一定的电气特性和机械特性等问题，使得信号频率以及信号可传输距离都受到很大程度的制约。
因此，需要一种可升级的新型高性能系统体系结构，于是出现了点对点交换式总线，典型的新型总线有PCI-Express、InfiniBand、Hyp erTransport、RapidIO等。
总线互联技术的发展过程如图1所示。其中，Infiniband的目标应用是系统域(SAN)互联，系统域网络用于构建集群系统以得到更大的系统。RapidIO互联架构是一个开放的标准，可以满足嵌入式基础设施在应用方面的广泛需求。HyperTransport和PCI-Express虽然具有某些与RapidIO相同的特征，但把它们视为PCI总线的点到点版本更为恰当。

在这几种新型总线技术中，RapidIO主要面向高性能嵌入式系统互联通信，是一个开放的点对点分组交换标准，可连接多处理器、存储器、网络设备中的存储器映射I／O器件、存储子系统等。这一互联技术可以实现1～60Gbps的性能水平，可以在8对LVDS差分线上实现全双工的10 Gbps数据传输。RapidIO以其高带宽、低延时及具备硬件保证达99．999％的高可靠性(即系统处于出错状态的时间仅为0．001％)为多核DSP系统的互联提供了良好的解决方案。

2 基于RapidIO多核DSP系统高速互联的设计
2．1 RapidIO IP核的设计
RapidIO IP核可以分为6大部分：逻辑及传输层协议实现。包括负责事务组包、拆包等功能的逻辑及传输层模块；物理层协议实现，包括包的控制符号传送、流量控制、错误管理等功能的物理层模块；负责对寄存器进行读写操作的寄存器管理模块；集中实现各层寄存器的寄存器组模块；时钟及复位模块；用户定义模块。其结构如图2所示。

2．2 多核DSP互联接口总体方案
越来越多的高速信号处理系统采用多DSP核进行数据运算，用可扩展的RapidIO构建互联结构是非常有效的一种方式。例如一个可扩展的4核DSP系统，网络采用4×4的mesh拓扑结构，在4块芯片上实现，芯片内部互联采用并行总线，芯片之间互连采用基于RapidIO物理层协议的高速串行总线，结构如图3所示。

这样的设计并非把RapidIO应用集中，把单个芯片作为RapidIO拓扑结构的一个节点，而是把整个片上网络作为RapidIO拓扑结构的一个节点。网络内部的协议完全自定义，不仅能利用RapidIO接口对基于片上网络架构的多核DSP系统作片外扩展，又能使片上网络的拓扑结构不依赖于RapidIO独立设计。因为在RapidIO的拓扑结构中，数据交换的单元是交换开关，而本设计中数据交换由独立于RapidIO协议的路由器来完成。如果需要兼容其他的总线协议，只需要更改网络接口的设计，极大地简化了工作。
2．3 4核DSP网络接口的结构
为了实现多核DSP之间的数据通信，互联接口必须能够解析来自片上网络的数据包并转换成RapidIO IP核所需要的数据格式，或者接收来自RapidIO IP核的数据，并按照网络协议组装成数据包在网络上发送，实现片上网络同片外DSP核的通信。互联接口要支持不同时钟域的数据传输，满足片上网络全局异步、局部同步的时钟要求，还需要能够检测来自网络数据包的错误，保证可靠传输，并使用基于信用量的流控机制，防止缓冲器溢出造成数据丢失。网络接口使用多个虚通道技术缓解网络死锁，提高网络的吞吐率。根据这些要求设计的多核DSP互联接口结构如图4所示。

4个DSP通过串行RapidIO互相连接起来，在几个DSP内部利用串行RapidIO协议，数据在几个DSP之间高速运转。另外，还可以通过一个外部的控制处理器来实现控制这几个DSP的一些功能，可根据需要给每个DSP分配不同的算法模块，对多个DSP进