脉冲压缩技术简介及其基于FPGA的设计

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C 处理系统中进行FFT/IFFT运算的长度N(N=2048、1024或512)由雷达信号处理机的控制信号决定。

D 内置三组数据存储器(输入数据RAM、同址运算RAM、输出数据RAM)，保证处理系统能全速运行，提高该处理系统的处理能力。

E 旋转因子(N=1024时的FFT运算旋转因子)以上电初值的形式存储在FPGA片内存储器中。当N=512、256时，其旋转因子从N=1024的旋转因子中抽取得到。N点IFFT的旋转因子由N点FFT的旋转因子取共扼得到。

实验结果

本雷达信号处理机存在三组时间—带宽指标，分别对其进行理论仿真和实际输出结果对照，其结果如图4、图5和图6所示。

图4 1024点脉冲压缩状态FPGA计算结果与MATLAB计算结果对比图

图5 512点脉冲压缩状态FPGA计算结果与MATLAB计算结果对比图

图6 256点脉冲压缩状态FPGA计算结果与MATLAB计算结果对比图

图4至图6分别对应时宽为60μs、20μs、6μs，带宽均为5M的线性调频信号。其中，左图对应MATLAB的计算结果，右图为 FPGA芯片的输出结果。可以看到，FPGA芯片的输出结果和MATLAB仿真结果吻合。经测试验证结果良好，最大误差不超过-76db，在内部时钟频率 80MHz条件下，完成1024点FFT 运行时间为146μs ，满足了雷达系统实时处理要求，达到了满意的效果。