基于FPGA和多DSP的多总线并行处理器设计

DSP加载程序及对附DSP进行控制，FPGA也可以通过HPI向主DSP加载程序或写入待处理的数据或通过HPI读取DSP处理完的数据，DSP之间的数据可以通过HPI由主处理器进行中转。由于通信效率较低．HPl只用于系统初始化时主DSP通过向从DSP加载应用程序。

2.8.2 SPI高速同步串行口

SPI (Serial Peripheral interface)高速同步串行口是一种标准的四线同步双向串行总线。SPI接口主要应用于实时时钟，AD转换器，还有数字信号处理器和FPGA之间，实现数据与控制信息传输。

SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位町以进行配置，SPI主模块和与之通信的外设时钟相位和极性应该一致。SPI接口如图1所示。

2.8.3 I2C总线

I2C总线最主要的优点是其简单性和有效性。总线长度可高达25英尺，能以lOkbps的最大传输速率支持40个组件，且支持多主控( multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有一个主控。本系统设计用于系统信息的广播式传递和多向控制。

2.8.4 FPGA内部FIFO设计

FIFO (First In First Out)是一种先进先出的数据缓存器，无需外部读写地址线，使用起来非常简单，但只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成。本系统利用FIFO完成GPGA与DSP等其他处理器之间的数据与控制信息交换，分为数据FIFO与控制FIFO两种。

系统用FPGA自己实现一个FIFO，主要设计的参数包括：①FIFO的宽度，即FIFO -次读写操作的数据位；②FIFO的深度，指FIFO可以存储多少个N位的数据（如果宽度为N）；③满标志：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出( overflow)；④空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出(underflow)，⑤读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据；⑥写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据；⑦读指针：指向下一个读出地址。读完后自动加1；⑧写指针：指向下一个要写入的地址的，写完自动加1。读写指针其实就是读写的地址，只不过这个地址不能任意选择，而是连续的。

2.9工作模式

按照样机功能，给出系统的工作流程图6．其中，系统检测主要包括数据采集系统检测与各部分CPU的通信检测，用检测数据校验系统采集与通信是否正确，再判断是否正式进入工作模式，目标检测有FPGA内设计的信号预警检测器完成目标有无得判断，在考虑是否进行方向角的检测，否则按预定设定进入周期性休眠状态。

图6 系统的工作流程图

3 系统样机及测试实验

通过设计样机的多目标方位估计与识别实验检测了系统运算性能。设计的实船噪声数据的多目标识别实验主要通过样机多目标识别软件对三类实船噪声数据的特征提取、构建和基于支持向量分类器的识别能力。基于支持向量机的多目标识别实验结果表明，系统可以进行实船噪声数据的识别计算，单DSP工作模式的目标识别时间不超过860ms，3个DSP并行工作的运算时间小于360ms。

4 结论

本文设计的基于FPGA和3片DSP的目标识别与定值并行处理器，采用多CPU设计，通过设计并行处理结构和数据传输总线模式。充分利用FPGA与DSP计算和逻辑处理的优点，解决了目标识别与分类的计算难题，使得基于盲信号方法和支持向量机技术的多目标分类与定位技术得以在水雷引信中实现，通过引信样机系统与通信测试实验获得的系统各部分工作参数表明，系统工作状态达到了设计目的，各模块工作正常，模块间的通信可靠，可以进行引信样机多目标方位监测与识别实验，实际测试的系统内部数据传输速度达到100M，系统最大处理能力可以达到7200MIPS。改进了传统采用单DSP处理器搭建信号处理器模式，具有功能强、性能指标高、抗干扰能力强、工作稳定可靠、体积小、功耗低、结构紧凑合理的优点。