基于改进的布斯算法的嵌入FPGA的乘法器设计

6 结语

本文基于改进的布斯算法的18×18乘法器是特意为嵌入到FPGA而设计的，它解决了乘法器占用FPGA较多资源的问题，并为以后DSP嵌入到FPGA做了必要的准备工作。采用了一种新的布斯译码和部分积、9-2压缩和两级超前进位加法器以使乘法器达到较好的性能。经过仿真验证，这里提出的基于改进的布斯乘法器各项指标均能很好的满足嵌入到FPGA的要求。