基于FPGA的2M误码测试仪系统的设计方案

一个1：2的变压器耦合至RTIP租RRNG输入管脚后，其接收模块将允许用户设置寄存器以匹配外部线路的阻抗。ET2154中的数据时钟恢复模块可从HDB3码流中恢复时钟和数据。从HDB3码流中恢复出时钟和数据可通过高倍采样来实现，首先由外部提供一个2．048 MHz的时钟信号，然后由芯片内部PLL将它16倍频到32．768 MHz 。即先对每位HDB3码进行16倍的采样，然后由时钟恢复系统利用16倍的采样时钟来恢复时钟和数据。其E1信号接收示意图如图2所示。

　　正常情况下(RTIP，RRING有信号输入)，在RCK(接收方向恢复时钟)管脚输出恢复后的时钟信号。而当ET2154被配置成输出NRZ数据模式时，则在RSER管脚输出恢复出的串行数据信号并送入FPGA。

　　(2)E1线路发送接口

　　待传输的串行数据流一般由XSER (发送串行数据NRZ)管脚进入ET2154，并在XCK(发送方向输入时钟)管脚接收来自FPGA的2．048 MHz的时钟信号。ET2154主要由内部精密的数模转换器(DAC)来产生要发送到E1线路上的波形，这种波形符合ITU G．703规范。系统中的发送器可将模拟波形从TYIP、TRING管脚通过1：1．36的升压变压器耦合到E1线路上。其E1信号发送示意图如图3所示。

　　(3) E1线路控制接口

　　ET2154的工作方式和特性是通过对其外部管脚的控制来实现的。通常将这些控制管脚连接至FPGA的外部I／O口，由FPGA来进行控制。ET2154 与FPGA的连接电路如图4所示。ET2154通过内部寄存器的配置来设置其工作方式，FPGA则利用8位数据／地址复用线AD0～AD7来对 ET2154内部的寄存器进行设置，从而实现所需要的功能。

　　3 系统软件设计

　　在对系统软件进行设计时，可将误码测试系统的功能分为各个功能模块，然后用VHDL语言编程实现FPGA芯片内部各个功能模块的硬件逻辑，最后整合完成设计。本误码测试系统的FP－GA内核中的功能模块有时钟分配模块、序列发送模块、序列接收模块、LCM控制模块、I2C控制模块、RC232串口控制模块、键盘消抖及扫描处理模块、总控制模块等。FPGA内核中各个模块之间的相互关系如图5所示。

　　3．1 键盘处理模块

　　本系统中的键盘处理模块包括按键的消抖和键盘的扫描处理。由于键盘模块的设计直接和用户的输入控制相关，用户的一切控制结果都和按键输入相对应，所以可将总控制模块和按键处理模块放在一起考虑。

　　3．2 时钟电路

　　时钟是整个系统设计中重要的一环。序列发送、序列接收、对E2PROM模块的读与写、串口通信的波特率以及LCD显示等都离不开时钟信号的控制，这就需要系统内有一个基准的时钟模块来提供所需要的时钟信号。时钟模块可由锁相环和分频器模块构成。通过对QuartusⅡ中mega-function模块 ALTPLL的定制可生成PLL，inclk0是外部有源晶振提供给FPGA的clk0引脚的16 MHz时钟，可经过PLL产生C0、C1两个时钟信号，其中C0是inclk0的2倍，为32 MHz，可作为序列接收模块中对测试码进行采样的采样时钟。而C1是inclk0的3倍，为48 MHz，设计时可将C1信号送入分频电路获得2 MHz时钟，作为序列发生器的时钟；也可将C1信号经分频电路获得1 MHz时钟，作为I2C控制模块的读／写及键盘模块的时钟信号；当C1信号送入UART控制模块和LCM控制模块后，可通过各自模块内部的分频电路获得所需要的时钟。图6所示的PLL模块中方框内表格中的各项内容分别表示信号名称、信号倍率、信号相位及占空比。

　　3．3 测试序列发送模块的软件设计

　　测试序列采用m序列时，ITU建议用于数据传输设备测量误码的m序列的周期是511，其特征多项式(本原多项式)建议采用f(x)=x9+x5+1，本文应用移位寄存器理论从本原多项式出发来产生m序列，本原多项式是f(x)=x9+x5+1的m序列的VHDL语言编程如下：

　　在Ahera的Quaaus II开发平台下，本原多项式f(x)=x9+x5+1的m序列的仿真波形如图7所示。

　　3．5 帧同步信号检测

　　对帧同步电路的一项基本要求就是要迅速发现失步，以便及时恢复同步。若在发送端插入帧同步码“0011011”，那么，在误码检测时，由于E1串行数据流中也会出现“0011011”这样的内容，因而难以判断哪些是帧同步码，哪些是数据内容，所以，在设计中，可采用计数器来进行帧同步码的定位。

　　E1的帧周期为125μs，两帧即为250 μs，这样，若规定当捕捉到第一个同步序列后，只有在一段时间内，每间隔250μs，可连续三次(计数器计数)捕捉到这个同步序列时，才认为找到了帧同步。与此类似，在一段时间内，如果连续三次都没有捕捉到帧同步序列，那么，即可认为帧同步丢失。其帧同步信号检测流程如图9所示。

在单个帧同步序列捕捉的FPGA实现中，“0011011”序列的捕捉由输入序列移位寄存器、相关运算阵列和相关求和网络