低功耗10位100 MHz流水线A／D转换器设计

摘要：介绍了一个10位100 MHz，1．8 V的流水线结构模／数转换器(ADC)，该ADC运用相邻级运算放大器共享技术和逐级电容缩减技术，可以大大减小芯片的功耗和面积。电路采用级联1个高性能前置采样保持单元和4个运放共享的1．5位／级MDAC，并采用栅压自举开关和动态比较器来缩减功耗。结果显示，在输入频率达到奈奎斯特频率范围内，整个ADC的有效位数始终高于9位。电路使用TSMC O．18 μm 1P6M CMOS工艺，在100 MHz的采样频率下，功耗仅为45 mW。
关键词：流模／数转换器；运放共享；栅压自举开关；动态比较器

O 引言
在混合信号集成电路系统中，模／数转换器(ADC)是一个关键的模块。许多现代应用，如数字便携设备、视频处理及无线通信等，都要求具有高采样率、低功耗的模／数转换器。同时，由于许多模／数转换器被使用在电池供电的便携式设备中，降低其功耗就变得越加重要。对于10 b，1 MSPS以上的ADC系统而言，流水线结构是一种合适的设计方案。在此阐述了能够满足10位精度、100 MHz采样率的流水线结构ADC，并且运用了相邻两级共用一个运放的运放共享技术和逐级电容缩减技术来减小功耗和面积。该模／数转换器中采用了低功耗增益提高运算放大器和动态比较器等元件，也更好的降低了功耗。

1 ADC电路结构
1．5位／级结构的ADC具有许多优点，首先每级多产生一位冗余位来进行数字冗余修正，大大减小比较器失调造成的影响。其次较小的单级分辨率可以获得较高的速度。1．5位／级结构的单级闭环增益为2，开关电容电路可以具有较小的负载电容和反馈因子，因此每级可以获得较大的带宽。所以本电路采用1．5位／级级联的结构。

图1为本文所采用的流水线ADC结构，采用了每级1．5位流水线级级联。最前端是一个高性能采样保持电路，虽然采样保持电路需要消耗大量的功耗，但它能够较好地减小由于MDAC和子ADC之间的采样信号失配造成的孔径误差，可以使得电路性能得到较大提高。依次级联8个相同的1．5位／级结构MDAC，最后一级是一个2位的FLASH ADC。所得到的18位数字输出依次经过时间对齐电路和数字校正电路，经过数字校正后得到所需要的10位数字输出。
如图1所示，电路采用相邻级运算放大器共享技术，后面的8个MDAC仅需要4个运算放大器。为了更好地降低功耗，电路使用了逐级电容缩减技术。电路中的Stage 1＆2和Stage 3＆4采用了相同的运算放大器，Stage 5＆6和Stage 7＆8进行了缩减，缩减因子为0．7。
1．1 采样保持电路结构
图2为电容翻转型采样保持电路的结构图。相对于电荷转移型的采保电路，这种结构具有较大地反馈系数和较少的电容，使得电路具有实现面积小，噪声低，功耗低，保持相建立时间短等优点，因而更适合于高速的流水线ADC。

该电路工作在采样和保持2个阶段：采样阶段，clkl，clkl_p，clkl_pp为高电平，clk2为低电平，此时输入信号存储在电容上，clkl_PP先于clkl_p和clkl截止，clkl_p先于clkl，采用2个提前截至的时钟波形是为了减小图中采样开关的沟道电荷注入的影响。保持阶段，clkl，clkl_p，clkl_PP为低电平，clk2为高电平，存储于采样电容的电荷传输至采样保持电路的输出并驱动下级负载。该电路的闭环增益为1。
由于开关的开关电阻和电荷注入会对电路产生巨大的影响，图2中的输入采样开关采用了栅压自举开关，这样可以较大的避免与输入信号相关的电荷的注入。
1．2 运放共享技术
根据流水线ADC工作的原理，从时序上来看，单个的MDAC中的运放只有在保持相处于放大状态。而且前一级的保持与后一级的采样同时进行，整个ADC在全同步时钟控制下运行。在采样相时，运放处于失调消除状态，对电路不能产生任何作用，但同时运放仍要消耗大量的静态功耗。所以采用运放共用技术很明显能够减少一半的运放，减小大量的功耗。
图3为运算放大器共用技术的原理图。相对于普通结构MDAC的流水线ADC，该改进结构的ADC两级共用一个运放。在时钟相clkl时，n级采样余量信号为Vres(n-1)，n+1级利用运放处于保持状态。但当下一个相位时，n级利用同一个运放进入保持状态，而n+1级则采样为Vres(n)，也就是n级的余量输出。图3中只给出了单端结构，实际的电路一般都为全差分结构。

但是，运放共用技术存在2个缺点：一是该技术需引入新的开关，进而引入了串联电阻，该串联电阻与运算放大器的输入电容结合，影响了增益级的建立时间。在高采样频率情况下，通常通过增大开关的宽长比来减小串联电阻，但是增加了开关引入的非线形和失调即沟道电荷注入、时钟馈通。二是运算放大器的输入失调没有时间置零。因此由于放大器的有限增益，每次输入采样值均受前次采样的影响，同时放大器总是工作在保持状态下，其引入的失调电压和1／f噪声亦不能消除。从而影响电路的性能。
在本设计中，为了避免由于运放没有失调消除的过程而产生误差累积的问题，通过增加一个失调消除开关和增加一个失调消除脉冲，可以较好地解决这个问题。
如图3中所示，clkA时钟为运放输入失调消除时钟相，clkl与clk2为整个ADC电路所用的两相不交叠时钟。由于在运放共享结构中，运放在clkl与clk2两相均处于保持状态的负反馈中。为了不改变电路结构和时钟相，在clkl与clk2均为低的时候，引入一个新的时钟脉冲clkA，来开启运放输入端连接到地的一个开关进行失调消除。通过这样在两相不交叠时钟间隙增加一个失调消除脉冲，较好的解决了运放共享结构中输入失调累积所造成的影响。