低功耗10位100 MHz流水线A／D转换器设计

2 电路设计实现
2．1运 算放大器的设计
为了达到10位以上的线性度，放大器的开环放大倍数至少大于60 dB；为了满足100 MHz的采样频率，放大器的稳定时间需小于5 ns。鉴于上述要求，本文设计的运放为折叠式全差分共源共栅结构，并采用增益增强技术(gain-boost)来提高增益。尽管折叠式共源共栅运放与套筒式共源共栅运放相比较具有功耗大、折叠点处寄生电容较大等缺点，但它却具有高摆幅的优点，尤其是它的输出范围不会受到共模输入电压的影响。这对模／数转换器的动态范围的提高是非常有帮助的。
本文通过调整电路参数，以得到优化的电流，使其恰好同时满足转换速率和建立时间对放大器电流的要求。传统的设计方法只是经验性的使转换速率约为1／2个采样周期的1／3～1／4，因此，它比传统设计方法具有更小的功耗。
运放电路如图4所示，运放的增益为：

图4中Ap，An分别为增益增强的辅助运放，辅助运放同样采用折叠式共源共栅结构。可见增益增强技术引入了辅助放大器无疑极大的提高了主放大器的增益，但是它也在放大器的传输函数中引入了一对零极点对(pole-zero doublet)。尽管它对放大器的频率响应没有影响，但却影响了放大器时域响应。一般要求辅助放大器的单位增益带宽至少与主放大器的带宽相等或稍大，此外要求它的次主极点尽可能大，也就是它的相位裕度要求75°以上。

由于全差分结构需要共模反馈电路来稳定输出的共模电平。常见的开关电容共模反馈电路在两个相位时引入不同的电容负载，这会增加电路的失真和谐波。而连续型共模反馈电路虽然能够在双相时都正常工作，但同时会增加开关电容电路的功耗和影响运放输出摆幅。
本文采用图4中的双相开关电容共模反馈电路，这样的电路适合本电路采用运放共享技术以后，运放需要双相工作的特点。
该共模反馈电路通过增加2个电容和三组开关，使得共模反馈电路能双相工作。其中C1，C2的取值对共模反馈相当重要，较大的C2可以使共模电压更加精确，而C1和C2的比值又决定了共模反馈建立的时间。
运算放大器的几个性能参数见表1。

2．2 改进的栅压自举采样开关
采样开关对整个电路的性能有着至关重要的作用，较大的开关会使得电荷注入、时钟馈通效应更加显著，而较小的开关又由于导通电阻过大，引入一个极点。
图5为本文采用的栅压自举开关，电路原理为：假设采样时钟的高电平等于电源电压VDD，低电平为O，那么电路上电一个时钟周期后，C1，C2均充电到VDD。因此M3的栅极低电平为VDD，高电平为2VDD的方波信号。在ψ为高电平时，M3和M12同时导通，使电容C3充电至电源电压VDD。

此时M10，M7导通，M11的栅极通过M7和M10与地相连，M11处于断开状态。当为低电平时，M10，M3，M12断开，M8，M9导通，这样C2上的电压VDD加到M11的栅源两端，VGS=VDD。因此ψ为高电平时，这个栅压自举开关导通，ψ为低电平时栅压自举开关断开。
在此采样保持电路和前两级MDAC电路的采样开关均采用了上图所示的栅压自举开关。结果显示采用栅压自举后的采样保持电路的线性度大大提高。采用了这样的采样开关后，在输入信号频率范围在50 MHz以内，采样保持电路的SFDR始终能保持在87 dB以上。较高性能的采样保持电路也决定了整个ADC能够较好地工作在欠采样情况下。
2．3 动态比较器
由于采用1．5位／级的结构，即使比较器具有较大的失调误差，数字校正电路还是可以轻易的将这种误差消除，从而保证了结果的正确性。在本设计中，只要比较器的失调误差在200 mV范围之内都可以接受，对比较器的设计要求放宽很多，就极大地提高了设计的灵活性。
动态比较器具有结构简单、功耗小、而且可以内置可调翻转点的特点。但是其缺点是大的失调和回踢噪声。在此所采用的动态比较器结构如图6所示。

图6中M10和M11组成了一个锁存器(Latch)，M9和M12用来复位锁存器。M1～M4工作在线性区，相当于可调电阻，当输入信号变化时，左右支路的等效阻抗也会发生变化。当锁存信号Latch为高电平时，处于锁存阶段，M5和M6的漏极分别接到Latch的输出端A点和B点。此时，M7和M8仅起到了一个开关的作用，而M3和M4则有加强Latch正反馈的作用，它们的正反馈增益是由M5和M6源极的电阻来决定的。通过正反馈，源极电阻小的那路输出为高，电阻高的那路输出为低。
比较器的阈值由差分对的电流分配来决定，文献给出了详细的推导，而在实际设计时，常需要通过仿真来设计比较器的阈值电压。而本文中需要的阈值电压为+1／4Vref和-1／4Vref。
仿真结果表明，比较器最高工作频率能够达到300 MHz。蒙特卡罗分析表明，比较器的输入失调在62 mV以内，满足1／4Vref的失调范围要求。