基于DDS的数字PLL

双环路数字PLL架构的主要优点是输出相位噪声取决于DAC系统时钟，而不是模拟VCO。这允许设计人员选择能够满足其特定抖动需求的系统时钟源。在模拟PLL中，用其它VCO取代现有VCO需要匹配供电电压、增益、频率范围以及其它参数，这是很困难的，但并不是不可能的。在模拟PLL中，设计人员必须为了VCO相位噪声而对VCO调谐范围进行权衡，VCO噪声会随着VCO频率范围的增加而增加。而DDS数字PLL就没有这样的限制。通过提供一个干净的DAC系统时钟，设计人员可以获得等效的宽带低噪声VCO。设计人员可以选择低的PLL环路带宽以清除抖动。如何选择合适的DAC系统将在下文中介绍。

由于数字PLL中的鉴相器增益、环路带宽和相位裕度都是可编程的，因此用户可以在不同的条件下保持相同的环路传递函数。例如，为吉比特以太网产生125MHz的参考时钟，参考输入信号可能是8kHz的BITS时钟，也可能是19.44MHz的SONET/SDH参考时钟。在这两种情况下，数字PLL中为获得固定的环路带宽和相位裕度，可对环路滤波器进行优化。更重要的是，只需对寄存器进行编程就可以调整环路参数，而无需更换器件。

基于DDS的数字PLL的另一个重要优点就是可以使用高速DAC系统时钟来进行参考监控。此时钟可用来对参考输入信号进行过采样，允许对参考时钟的漂移或故障进行快速检测。一旦检测到故障，设备或者自动切换输入信号，或者转入保持模式。在数字逻辑中能够很容易地实现时钟无中断切换。当两个参考时钟都发生故障时，就会出现时钟保持，并且如果需要，数字PLL就会像一个DDS频率合成器一样连续输出相同频率的信号。在保持模式下，输出时钟的稳定性与系统时钟相同。如果要利用模拟PLL实现这一功能，那么则需要一个与参考输入信号频率成倍数的外部振荡器，或者需要VCO的控制电压在长时间内及一定温度下是稳定的亚微伏电平。前者也许可行，而后者一定无法实现。

DAC杂散的存在是数字PLL的一个缺点。这里只对DAC杂散做简要的介绍。即使是理想的DAC，也会在整个频带内产生谐波和不希望的谱能量，这是由DAC的非线性特性造成的。DAC性能的衡量标准是在没有重构滤波器的情况下测得的无杂散动态范围（SFDR）。SFDR是从直流到DAC采样频率一半范围内最大杂散与载波功率值的比值。对于14bit DAC来说，宽带SFDR通常为-50dBc ～ -70dBc。在希望的输出频率处或输出频率之下出现高阶的DAC杂散是有可能的，这些杂散的幅值通常很低(< 70 dBc)。衰减DAC杂散的主要方法是使用重构滤波器，七阶的低通滤波器可以快速地削弱杂散信号。图3所示的是典型的DAC输出频谱和重构滤波器频率响应。设计人员应该谨慎地选择系统的时钟频率，使低阶的杂散信号不会与希望的输出频率太接近，从而有效地滤除杂散。

 
　　图3  DAC的频谱与重构滤波器响应的关系
　　图中：Magnitude-幅值；Image-镜像；primary signal-主信号；filter response-滤波器响应；envelope-包络；spurs-杂散；base band-基带

使用数字PLL时，选择合适的DAC系统时钟是很重要的。在大多数应用中，高频振荡器可用于直接提供800MHz ~ 1000MHz的DAC系统时钟。但是，这些器件比较昂贵，很少会使用。而许多数字PLL具有模拟PLL时钟倍频器，其产生的相位噪声在许多应用中也是可以接受的。这样，设计人员可以使用通用的16MHz或25MHz晶体或频率范围在16MHz ~ 100MHz的晶体振荡器，通过片上PLL产生1GHz的系统时钟。在计算任何抖动时，都必须考虑片上PLL的噪声。

选择晶体振荡器时，设计人员应该考虑希望的输出相位噪声及稳定性的需求。例如，如果在保持模式下需求Stratum 2的时钟稳定度，那么，就应该为系统时钟使用Stratum 2兼容的振荡器。输出相位噪声不仅是振荡器相位噪声的函数，而且包括由系统时钟PLL（如果使用的话）提供的倍频量。采用80MHz的三阶泛音晶体振荡器驱动系统时钟PLL时得到的总相位噪声，会优于采用25MHz振荡器驱动时所得到的总相位噪声。

为了克服任何一种PLL设计的限制，可以使用数字PLL结合模拟PLL的解决方案。数字PLL能够处理时钟切换和频率比的问题，而模拟PLL则用来进一步衰减杂散，增大频率，并进行时钟分配。

那么模拟PLL和数字PLL哪个更好呢？当然，答案取决于具体的应用。在不需要保持、参考切换和环路配置的系统中，模拟PLL是更好的解决方案，且允许产生较高的输出频率。而在需要流畅切换、保持，及较好控制环路动态范围的冗余时钟应用中，数字PLL是更好的解决方案。它的灵活性和动态配置能力允许参考输入可以是不同频率，而且，基于DDS的数字PLL允许参