一种基于DDS和PLL技术本振源的设计与实现

该芯片的高集成性能，使其只需外加一个环路滤波器和压控振荡器(VCO)，就可以构成一个完整的低噪声、低功耗、高稳定度、高可靠性的频率合成器，输出频率fVCO=(PB+A)fREFIN／R，其中fREFIN为参考频率，频率步进等于fREFIN／R。芯片使能端CE直接与电源连接，鉴相频率取1．96 MHz，DDS输出的100／3 MHz从REF输入，参考分频比R=17；VCO分两路输出，一路作为频综输出，另外一路输出至ADF4112的RF端，经N分频后与来自R分频器的参考频率进行鉴相并产生一个误差信号，该误差信号从CP输出经有源三阶环路滤波后驱动VCO，最终锁定在1 514 MHz的频点上。调整环路滤波电路中的电阻和电容可以改变环路参数，阻尼系数取0.707。这里分频比N=1 514／[(100／3)／R]=772，P取8，R为17，由N=BP+A得B=96，A=4。4个24位锁存器的初始化设置如下：
FUNCTIN锁存器：0x0C 0xA0 0x92；
INITIALIZATION锁存器：0x0C 0xA0 0x93；
R计数锁存器：0x10 Ox00 Ox44；
AB计数锁存器：0x00 0x60 0x11。
环路滤波器电路是锁相环电路中较重要的一个部分，它的性能好坏直接关系到锁相输出的相位噪声和杂散指标。它可以由AD公司提供的PLL仿真软件ADIsimPLL ver 3．O直接生成，根据设计要求，采用三阶无源超前滞后滤波器，各项参数设置如下：输出频率设为1．513 725 49 GHz，N为772，鉴相频率设为1．960 784 31 MHz，压控振荡器增益KVCO设为25．9 MHz／V，环路带宽设为10 kHz，相位裕量设为45°，最终生成电路如图4所示。

压控振荡器部分的芯片选取主要考虑以下几个方面：具有一定的压控灵敏度；控制特性的线性好；开环相位噪声低；频率稳定度高等。基于以上原因，选取Mini-circuits公司的宽带低相噪器件ROS-1540-419+，其主要技术性能如表1所示。

3 结果分析
系统的相位噪声主要由PLL的相噪性能决定，而其杂散性能则取决于DDS。PLL相位噪声主要由三部分组成：VCO固有的相位噪声；鉴相器、环路滤波器、分频器的相位噪声以及参考频率的相位噪声。根据PLL仿真软件ADIsimPLL ver 3．0的仿真结果，得出系统在10 kHz处相位噪声指标为-91．96 dBc／Hz，与实验所得结果比较接近；DDS的杂散主要是由于相位舍位造成的相位截断杂散、幅度量化误差造成的杂散以及由于DAC非线性引起的杂散，经过实际测量杂散优于-65 dBc；系统输出时钟的频率分辨率=DDS输出的频率分辨率×(N／R)=0．023×(772／17)=1．044 Hz；DDS的配置时间约为32×4+24×(1／100)=368 ns；PLL的锁定时间约为619μs；最终输出频率为1 513．796 MHz。
用频谱仪测得的合成器输出频谱图如图5所示。

4 结 语
实验表明：本设计采用DDS激励PLL的频率合成方案产生的1 514 MHz的本振源，频率稳定、可靠，满足了系统高精度和宽频带的需要，而且该电路可以通过仿真确定电路参数，通过FPGA控制输出频率，调试简单，性能稳定。采用DDS+PLL的频率合成技术综合了DDS和PLL各自的优点，具有优良的技术性能，在工程中已得到了广泛的应用。