65nm Virtex-5 FPGA工艺

。FPGA可配置DSP片段来实现复用器、计数器、乘法累加器、加法器和很多其它功能，这些都不需要占用逻辑结构资源。FPGA还具有高的片上存储器带宽、大量I/O带宽以及高度的灵活性，可以在更低的功耗下提供高性能的可编程DSP功能，同时还能降低系统成本和减小电路板面积。系统设计师可以用一片或几片FPGA开发出一块原本要数十块DSP和可能多块电路板才能实现的电路板。因为FPGA支持在相同封装内的纵向移植，因此只需要更换不同规格的器件，就可以在同一个电路板设计上实现从低端到高端的功能。特别是对那些处理高速数据的多通道应用，FPGA可实现每时钟周期数百浮点乘法，这比最快的DSP快数倍。

　　以Virtex-5 SXT FPGA为例，该器件增强的DSP逻辑片(DSP48E)包括一个25x18位乘法器、一个48位第二级累加和算法运算单元以及一个可扩展到96位的48位输出。更宽的数据路径和输出可支持更广泛的动态范围和更高的精度，同时还优化了对单精度浮点运算的支持，而所消耗的资源只有90nm FPGA的一半。DSP48E逻辑片还包括了集成的层级路由，支持550MHz全速下的并行处理，利用640个DSP48E块可提供352GMAC的处理能力。其它功能还包括一个独立的C寄存器和一个扩展的第二级，这个第二级支持SIMD运算和模式检测，能够更高效地完成DSP实现。Virtex-5的DSP48E逻辑片可实现各种加速算法，可实现DSP功能的更高程度的集成，比以前Virtex器件的功耗更低。

　　FPGA还具有MCU和DSP所不具有的特性，那就是高速的硬件加密功能。由于FPGA是并行架构，可以同时对许多位数据进行加密。Virtex-5支持AES加密，基于软件的比特流加密和片上比特流解密逻辑使用了专用存储器来存储256位加密钥。

　　ML506入门级DSP开发板

　　目前电子行业的一个热门话题是串行通信，主要是由于串行通信能够避免并行通信中的信号间串扰问题，可以实现非常高的通信速率，如SATA 2的传输速率高达300MB/s，PCI Express 2.0的速度可达到500MB/s。

　　65nm的先进工艺使晶体管的开关速度更快，从而支持更高的传输速率。Virtex-5系列中的SXT平台有16个低功耗3.2Gbps RocketIO串行收发器，该串行收发器支持CPRI/OBSAI、HD/SDI、Serial RapidIO、PCI Express以及千兆位以太网等标准协议。内建的协议模块和接口直接提供对PCI Express和千兆位以太网的支持。

　　Virtex-5 LXT FPGA整合了串行收发器、内置式PCI Express端点模块和以太网媒体访问控制器模块，PCI Express端口已通过了PCI SIG V1.1版测试。Virtex-5的收发器具有先进的发射和接收均衡性能，还有预加重、自适应抖动等功能，能实现出色的信号完整性，使眼图的张开度最大化。用户还可以利用开发和调试工具、设计套件、IP、特性报告等快速构建标准兼容型串行接口。

　　商业和技术开发模式的转变

　　在2005年90nm工艺大规模应用的时候，有众多的公司宣布采用90nm工艺量产其产品，这些公司包括Intel、AMD、TI、NXP、Freescale、IBM、ATI、NEC、三星和赛灵思，而现在，仅有Intel、AMD、IBM、三星、Nvidia和赛灵思等几家公司宣布采用65nm工艺进行量产了。

　　尽管人们热衷于谈论工艺尺寸的问题，但实际投产的65nm芯片设计的数量远比想像得少，原因很简单，不划算。虽然工艺每升级一次，就能使晶圆的制造成本降低一半，却会使芯片的开发成本上升2倍、3倍甚至更多，而且是呈指数上升的。如65nm芯片的开模费高达400万美元，而45nm芯片的开模费更会达到900万美元。相比于开模费，更先进工艺的研发费用更会高得让人咋舌，设计一款45nm的芯片可能要烧掉2～5亿美元。别说是ASIC厂商，就是ASSP厂商可能都无力负担这笔巨额开支，这也是半导体业界的联合设计、联合研发日渐增多的缘由。只有那些能在众多客户和设计间分摊成本的芯片企业才能承担越来越昂贵的芯片制造和设计费用。可以预见的是，未来采用45nm、32nm甚至22nm的厂商名单只会越来越短，最先进工艺的IC设计只能是少数大佬们的对手戏了。

　　而这对FPGA厂商来说则是一种优势。邹志雄解释道，可编程器件，由于其工艺特点和商业模式，实际上是让众多的客户和FPGA厂商一起来承担这些巨额的研发费用。例如赛灵思有2万多客户，大家共同分摊45nm的2亿美元成本，这样实际上每个公司仅需承担1万美元，无疑就分担了风险。无晶圆代工模式就是由赛灵思率先发起的，这种分担技术风险的商业模式使FPGA的发展前景极为广阔。

在一些出货量极大的市场上，65nm的FPGA在成本上与90nm、130nm的ASIC/ASSP芯片并没有优势。如果FPGA的工艺能进入到32nm以下，老工艺的ASIC/ASSP芯片在成本上就会落得下风。再考虑到芯