高速差动基架的设计秘诀

LVDS低电压差动信号技术是应用于数据通讯、电信、ISP及储存产品上多点通讯的革命性高效能基架。在许多案例中，它扩充了四倍的频宽，并且消耗低功率，简化终端的复杂度。本文提供了总线LVDS基架设计上的秘诀及实务设计指南，并辅以设计计算、仿真及实际硬件量测来强化上述的概念。

总线 LVDS 简介

总线低电压差动讯号传输 (BLVDS) 芯片是美国国家半导体在低电压差动讯号传输 (LVDS) 技术的基础上进一步开发出来的全新系列总线接口电路。这系列接口芯片最适用于多点传输电缆及基架应用方案。BLVDS 技术与标准的 LVDS 技术不同，前者可提供更高的驱动电流，因此可支持多点传输应用方案所必需的两个终端装置，而且其频率争夺保护功能及平衡输出阻抗的效能也获得加强。目前市场上已有收发器、转发器、串联器、解串器及时脉缓冲器等的供应。

BLVDS 芯片的低电压差动讯号只有约 300 mV 的电压振幅，而且转变时间较快，令驱动器可以支持低速的应用方案 (低至只有几兆赫或甚至直流电) 以至 400 Mbp-s 以上的高速应用方案。此外，其低电压振幅可将功率消耗及噪声减至最低，而差动数据传输设计则可支持 +/- 1 伏 (V) 的共模电压范围，容许芯片插入正在带电作业的总线。

一向以来，业界只致力提高标准逻辑单端驱动器 (244 类型) 的驱动电流，以解决总线驱动的问题。虽然这个方法可提供标准的逻辑振幅及更高的驱动电流，但只能将速度提高至 10 至 20 MHz 之间，而且无法超越这个速度上限。由于单单提高驱动电流并不足以将速度进一步提高，因此便需要其它方面的改善加以配合。一直以来，每当我们提高驱动电流，讯号振幅便会缩小，于是便有基架收发器逻辑 (BTL) 电路的出现，这种逻辑电路可以支持 80 mA 的接收点 (sink) 及 1 伏的讯号振幅。这个设计可以轻易驱动负载较大的基架，令传输速度可高达 50 至 66 MHz。但 BTL 像一般的TTL 一样，仍采用单端的设计，而且只有约 400 mV 的噪声容限。低振幅的单端设计无法突破 100 MHz 的速度限制，因为噪声容限已处于可以接受的最低水平。

由于 BLVDS 可将讯号振幅减至比 TTL 更低的水平，同时也可将驱动电流减低至 10 mA，因此可以无需大量电流。BLVDS 采用类似 LVDS 但可支持多点传输应用方案的差动数据传输设计，因此其噪声容限比其它低振幅单端技术高一倍，不但确保 300 mV 的讯号振幅能在数百 Mbps 的速率下进行作业，而且又可提供双倍的噪声容限以及减低噪声。由于 BLVDS 的接收器拥有共模排斥功能，因此也容许芯片插入正在带电作业的总线。

图 1：BLVDS 讯号
总线配置

BLVDS 芯片适用于点对点应用方案、多站式 (multi-drop) 数据分布应用方案或旧式的多点传输共享总线应用方案，可支持数据总线、讯号控制或时钟分布。图 2 显示点对点、多站式以及多点传输总线的配置。多站式传送是多点传送的其中一个特别情况。多站式传送应用方案采用一个供电来源驱动多个接收器。若驱动器设于总线的起点，便只需在另一端装设终端装置。由于多点传输的设计可以容许供电来源设于总线上的任何位置，因此总线的两端均需要装设终端装置。每当同一讯息需要传送到多个地方，多站式及多点传输的配置便派上用场。若以互连密度作标准衡量，这种总线配置也可说极有效率。我们若设计通讯速度在 500 Mbps 以上的应用方案，便应考虑采用点对点链接，因为其中的线路互连可确保讯号质素。

图 2：一般的总线配置：(A) 点对点，(B) 多站式，(C) 多点传输

差动基架设计的 13 项秘诀

以下介绍采用 LVDS 技术的差动基架，并分别就 13 个不同的基架设计问题讨论各种有关的建议、别出心裁的解决办法、设计原则或有关技术的最新发展趋势，以确保这种 LVDS 差动基架可以发挥最高的效能。设计秘诀均以斜体排印。

秘诀 1：边缘速率

我们曾利用多点传输基架模型进行 TDR 仿真测试，并分析多点基架的边缘速率。整个分析均采用 NESA 专有的 “被动式讯号完整性” (Passive Signal Integrity) 差动 TDR/TDT 模拟工具。

我们首先将差动式 TDR 激发讯号输入设有 11 个插槽的基架仿真模型的第 8 插槽内，然后分别以 0.3、0.5 及 1.0 毫微秒 (ns) 的 TDR 上升时间进行模拟，以取得不同的 TDR 模拟结果。模拟时也分别采用 0.5 肌1.0 技 1.5 嫉炔煌的线头长度，以便可以提供多个不同的重要参数以供参考。以下图 3 显示有关负载及边缘速率的表现。留意图中的曲线在接近 28 ? 的水平稳定下来，其效果相等于将两个 56 ? 终端电阻以平行方式连接一起。边缘速率越快