高速差动基架的设计秘诀

关数字更融入所量度的平均阻抗之中。

由于互相紧贴的插卡产生分布式电容负载，因此基架的实际阻抗 (负载阻抗) 会较低。此外，数据传输速度 (基架下方的每一单位延误) 也会受基架的负载影响。包括连接器、线头及设备电容器等负载在内的满载基架比未满载基架慢约 50%。

秘诀六：总线终端装置

对于 BLVDS 来说，一般的多点传输 (multi-point) 应用方案只需要在总线两端的线路之间加设一个电阻。但多站式 (multi-drop) 的应用方案便需要一至两个电阻，视乎驱动器的位置而定。电阻值应相等于线路的实际负载差动阻抗。我们宁可高估电阻值，即使出现轻微的正反射也无需担心，总比电阻值太低，令接收的讯号电压减弱为好。电阻值的大小随着不同的应用方案而不同，视乎线路阻抗 (无负载)、插卡之间的距离、以及加设插卡所产生的电容负载而定。在一般的应用情况下，这个电阻值会介于 50 至 100? 之间。若加了两个电阻作为终端装置，驱动器会把这两个电阻视为平行连接，令负载介于 25 至 50? 之间。正因如此，美国国家半导体的 BLVDS 芯片所提供的驱动电流是标准 LVDS 驱动器的三倍。以 10mA 的驱动电流计，采用 BLVDS 芯片便可驱动 50? 以下的阻抗，而且可以达到采用 LVDS 芯片搭配 3mA 驱动器驱动 100? 负载时所能达到的水平。基架上的负载若互相过于紧贴，在一般情况下均会将基架阻抗减至 50? 以下。

图 8：负载不足、相同负载及超额负载等三种终端装置的波形
图 8 分别显示三个终端接收器输入的差动波形。有负载基架的实际阻抗是 56?，所显示的波形分别来自相同负载的终端装置 (56?)、双倍负载的终端装置 (112?) 以及半载的终端装置 (28?)。以噪声容限作为标准衡量，相同负载及超额负载的终端装置具有最大的噪声容限。上述模拟采用满载的 18 插槽多点传输基架进行。驱动器装设于第 18 插槽。图中显示的是第 1 插槽接收器输入的波形。

秘诀 7：线头终端

若每一讯号传输线路都在靠近连接器接脚的位置装设一个 15? 至 30? 的串行电阻，便可为边缘速率进行滤波。边缘速率若能减慢，便可大幅减低长线头及高边缘速率可能引起的差动振幅。

若在接收器输入位置加设一个交流电终端装置，也可达到这个效果，令线头上的传输线路问题可大致上获得解决。图 10 显示根据不同串行电阻值模拟接收器输入波形的模拟结果。这些设计只适用于多站式应用方案。你若采用多站式应用方案而须面对高边缘速率及长线头的问题，你可以考虑采用线头终端，以便彻底解决传输线路的问题。

秘诀 8：连接器及顺序排列

选用哪一种连接器需视乎所用的应用方案而定，须考虑的因素包括所需的讯号接脚数目、机械装置、电子装置的表现、以及外型大小等问题。一般来说，短列比长列好。此外，对于大部分连接器来说，差动配对的数据路径应设于同一列之内，而非在列与列之间，以确保各路径均有同一长度。应由 LVDS 接脚将较远接脚上的 CMOS 讯号传送，以便隔离 CMOS 振幅的 dv/dt。图 11 显示上述建议的方法。

应采用特别的连接器或区段连接电源供应及接地。这些接脚应该长短不一，并且互相交替，以确保按照正确的序列排列。我们建议应由接地开始，然后电源、输入/输出等依次插入。拆除时，只需按照相反次序拆除便可。

秘诀 9：安全偏压
安全性是采用多驱动器应用方案经常遇到的问题。若所有驱动器已关闭而又需要继续正常作业，便需要设有安全偏压。虽然 RX 电阻器设有最低的内部安全偏压，但可能需要加强方可采用。例如，若有关应用方案的连接器接脚出现 CMOS 轨对轨讯号摆动，便需要加强内部偏压。若出现这个情况，也应在终端装置位加设上拉或下拉电阻，一如图 12 所示。一般来说，电阻值会介于 6K? 至 12K? 之间。当所有驱动器已关闭之后，轻微的正偏压有助调节线路。这些电阻器的电阻值不宜减得太多，因为这样会减低 (load down) 驱动器的负载，减少讯号振幅。

图 12：基架终端装置与安全偏压

选择安全电阻值时须留意以下事项：选用的电阻必须比终端电阻大一至两倍，以免驱动器过量负载以及出现波形失真。安全偏压的中点应接近驱动器的偏移电压 (+1.25V)，以免总线处于主动与三态 (TRI-STATE) (即被动) 情况之间时出现较大的共模偏移。上拉及下拉电阻应同时装设于总线的两端，以便可以作出最快的反应。最后需要注意的一点是这些讯号的质素会比主动驱动方式 (开启/开启) 差。

秘诀 10：平衡与不平衡双绞线的比较

若差动电路不能取得平衡，便会产生共模噪声。图 13 所示的模拟结果显示双绞线处于不平衡的状态。双绞线的其中一条导线长 14.4