多通道实时阵列信号处理系统的设计

提供无噪声增益，相对于使用运放进行耦合有明显的优势。为保证模拟输入信号的信号完整性，需要在变压器的副边进行端接，对于匝数比为1：1的变压器而言，为了获得在原边侧50 Ω的阻抗，需考虑变压器的插入损耗和回波损耗，根据回波损耗计算出副边所需要的匹配的阻抗大小。在进行PCB布线时需保证单端模拟信号到高频变压器的走线尽可能短，使其尽快转换为差分信号，提高信号的抗干扰性能。

AD芯片的电源部分是系统噪声基底的重要影响因素，为了减小从电源部分引入的噪声每个电源管脚和地之间均加入多个不同容值退耦电容提高电源抑制比，在 PCB中尽量靠近供电管脚放置。为了减小不同容值的电容并联后产生的反谐振影响电容的去耦性能，在不同容值的电容间串联铁氧体磁珠，构成pi型滤波电路。为了尽可能旁路高频噪声，在靠近模拟电源管脚处放置使用了在高频段有很高插入损耗的三端子穿心电容。在PCB叠层设计时让电源平面层和地平面层尽量靠近，通过平面层之间的层间耦合电容使得PCB本身具备高频去耦能力，进一步提高电源部分的抗干扰能力。

同时AD芯片的数字电源和模拟电源分开供电，各片ADC芯片的模拟电源也采用单独供电，从而减小数字端对模拟端的干扰和芯片间的串扰，提高通道间的隔离度。

1.2 波束合成与传输模块设计

系统的信号处理、传输流程如图3所示，FPGA中ISerdes模块完成对通过LVDS接口输入的AD采样信号的串并转换，转换得到16 bit位宽的数字信号;DDC模块对每个通道的中频信号进行数字下变频和低通滤波处理得到正交基带信号(I、Q两路);DBF模块对16路信号进行数字波束合成，同时完成8个方向的数字波束合成;Rapid IO模块将8路数字波束合成后的信号通过QSFP接口传输至实时处理机完成信号的进一步处理或存储。

图4为数字下变频模块信号处理框图。主要模块包括：数字本振生成，IQ混频，低通滤波。数字本振由的DDS IP核实现，输出16 bit位宽的正交的单点频信号，20路AD采样后中频输入信号可共用一个数字本振。输入信号与本振产生的两路正交信号经过数字乘法器相乘后即可得到信号的同相支路和正交支路，经过数字滤波器进行低通滤波后即可得到正交解调后基带信号。

由于本系统中由于基带信号带宽为4 MHz，而采样率为40 MHz，若将基带信号全部进行波束合成处理和上传，对FPGA的数据处理能力和数据吞吐量都造成很大压力，根据采样定理，可对过采样信号进行抽取以降低数据量并且不损失信号中的信息。本系统对低通滤波后的数据进行4：1抽取后送入波束合成模块。20路I/Q信号分别与对应方向的复系数相乘累加得到一个方向的数字波束。

由于系统需要同时完成8个波束指向的合成，如果直接计算总共需要在FPGA内使用20*8=160个复乘器，相当于160*4=640个乘法器资源，资源消耗超过XC7K325T中乘法器资源的80%。由于抽取后基带I/Q信号的数据率只有10 MHz，而FPGA系统时钟可远高于此，故可通过对乘法器进行时分复用解决系统乘法器资源消耗过大这个问题。计算一次复数乘法需要两个系统时钟周期，考虑到乘法器的延时，当FPGA系统时钟为160 MHz时，4路基带I/Q信号时分复用一个复乘法器，20路总共需要5个复乘器，合成8路波束信号共需40个复乘器，一个复乘器包含两个乘法器，所以DBF单元最终实现共需乘法器80个，极大地缓解了FPGA内乘法器资源的压力。

本系统需要将8个波束指向的波束合成结果同时进行上传，每一指向数据位宽为16Bit，总数据率达到2.5 Gbps。若使用传统的并行线缆传输，则需要百余根信号线，不利于系统的集成和装配，而使用LVDS接口传输，单路数据率一般不超过1 Gpbs，需要多路传输才可满足要求。故本系统中选择了采用高速串行通信中常用的Rapid IO协议，协议单通道速率理论上最高可达6.25 Gbps。并采用了同时具有4路光纤接口的QSFP模块，4个通道最高速率理论上可达4*6.25 Gb=25 Gb/s，由于Rapid IO协议采用8B/10B编码，并考虑到编码开销以及一些包头开销，4个通道实际传输速率最高可达为20 Gb/s。本系统中使用了两个QSFP接口，可根据实际应用需要向与实时处理机上传数据的同时同其他模块(如高速存储模块)进行数据传输，增强了模块应用的灵活性。

2 系统性能测试

数据采集系统是实时信号处理系统的基础，衡量数据采集系统的指标包括其静态性能和动态性能。对于阵列信号处理而言，由于动态性能主要描述了ADC采样和重现模拟信号的能力，直接影响后续信号处理的精度，故而对动态特性的指标更为重视。多通道数据采集系统除了一般动态性能中关注的有效位数、无杂散动态范围等指