Xilinx FPGA入门连载59：FPGA 片内ROM FIFO RAM联合实例之功能概述

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         该工程实例内部系统功能框图如图所示。我们通过IP核分别例化了ROM、FIFO和RAM，ROM有预存储的数据可供读取，将其放入FIFO中，随后再读出送到RAM供读取。通过ISE集成的在线逻辑分析仪chipscope，我们可以观察FPGA片内ROM、FIFO和RAM的读写时序，也可以只比较ROM预存储的数据和RAM最后读出的数据，确认整个读写缓存过程中，数据的一致性是否实现。

         本实例工程模块层次如图所示。

●  Pll_controller.v模块产生FPGA内部所需时钟信号。

●  onchip_mem_test.v模块例化FPGA片内ROM、FIFO和RAM，并产生这些片内存储器之间进行数据交互所必须的控制信号。

●  Chipscope_debug.cdc模块引出ROM、FIFO和RAM的读写控制信号和地址、数据总线，通过chipscope在ISE中在线查看其读写时序。