Xilinx FPGA入门连载55：FPGA 片内异步FIFO实例之功能概述

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         该工程实例内部系统功能框图如图所示。我们通过IP核例化一个异步FIFO，这个FIFO的读写时钟频率不同，并且读写位宽也不同。定时对这个异步FIFO写入数据，然后再读出所有数据。通过ISE集成的在线逻辑分析仪chipscope，我们可以观察FPGA片内异步FIFO的读写时序。

         本实例工程模块层次如图所示。

●  Pll_controller.v模块产生FPGA内部所需时钟信号。

●  fifo_test.v模块例化FPGA片内FIFO，并产生FPGA片内FIFO读写控制信号和写入数据，定时读出FIFO中的数据。

●  Chipscope_debug.cdc模块引出FIFO的读写控制信号和地址、数据总线，通过chipscope在ISE中在线查看FIFO的读写时序。