大神教你如何做好逻辑设计

　　规范很重要
　　工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计(无论软件还是硬件)，不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了;如果一个项目做了一半一个人走了，接班的估计得从头开始设计;如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。
　　在逻辑方面，我觉得比较重要的规范有这些：
　　1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。
　　2.代码规范。
　　a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：
　　parameter CLK_PERIOD = 30;
　　parameter RST_MUL_TIME = 5;
　　parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;
　　...
　　rst_n = 1'b0;
　　# RST_TIME rst_n = 1'b1;
　　...
　　# CLK_PERIOD/2 clk FPGA的设计上禁止用纯组合逻辑产生latch，带D触发器的latch的是允许的，比如配置寄存器就是这种类型。
　　7) 一般来说，进入FPGA的信号必须先同步，以提高系统工作频率(板级)。
　　8)所有模块的输出都要寄存器化，以提高工作频率，这对设计做到时序收敛也是极有好处的。
　　9) 除非是低功耗设计，不然不要用门控时钟--这会增加设计的不稳定性，在要用到门控时钟的地方，也要将门控信号用时钟的下降沿 打一拍再输出与时钟相与。
　　clk_gate_en -------- ----
　　-----------------|D Q |------------------| \ gate_clk
　　_out
　　| | ---------| )--------
　　-
　　------o|> | | | /
　　clk | -------- | ----
　　------------------------------------
　　10)禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。如FPGA的输入时钟是25M的，现在系统内部要通过RS232与PC通信，要以rs232_1xclk的速率发送数据。
　　不要这样做：
　　always (posedge rs232_1xclk or negedge rst_n)
　　begin
　　...
　　end
　　而要这样做：
　　always (posedge clk_25m or negedge rst_n)
　　begin
　　...
　　else if ( rs232_1xclk == 1'b1 )
　　...
　　end
                                
                　　11)状态机要写成3段式的(这是最标准的写法)，即
　　...
　　always @(posedge clk or negedge rst_n)
　　...
　　current_state 时序是设计出来的
　　我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。
　　在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。
　　总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序(我们要求把接口信号的时序波形描述出来)以及将来如何测试设计。在这一级方案中，要保证在今后的设计中时序要收敛到一级模块(最后是在二级模块中)。什么意思呢?我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时序也改一下，搞得人很郁闷。
　　在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。
　　由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。