浅淡逻辑设计的学习(三)

　　入门
　　结合一两个小项目把上面所说的事情都做好后，差不多就可以进入入门的阶段了(要求稍微严格了一点点，呵呵)。
　　入门阶段要学的有：设计时序;理解约束的原理及如何加约束。
　　先谈谈设计时序。
　　设计时序是进行逻辑设计的基本要求：时序是设计出来的，不是仿出来的，更不是凑出来的。
　　很多人在做逻辑设计时喜欢一上来就狂写代码，写到一半后发现信号间的时序出问题了，只好推倒重来;好不容易反复了几次之后，通过仿真软件看了下，差不多要对了，于是再凑一下时序，竟然对了!但这个做法除了设计周期长外，代码的质量也难以保证，往往存在很多冗余的逻辑，甚至有一些隐藏着较深的bug。
　　为什么会出现上面的问题呢?因为我们设计的是数字逻辑，而信号之间的逻辑关系往往是比较复杂的，在内部信号很多的情况下，仅凭拍下脑袋就写代码肯定是不能理清楚它们之前的复杂的关系，所以出错在所难免。
　　正确的做法是我们要先对整个设计有一些规划--时时刻刻都要有设计时序的思想。设计时序最重要的是做好方案，这里说的方案绝不是只是摆几个框图在那里。我们在做设计的时候需要做总体设计方案、逻辑详细设计方案。这两种方案包括了很多东西，逻辑总体方案主要是一级模块的划分及接口时序的定义，而逻辑详细方案就是代码的文字及图形描述!
　　对于入门者来说，接触的比较多的是逻辑详细设计方案。在这一级别的方案中，我们是要求的是至少要做到模块内部所有关键信号的时序都要先设计好，这里讲的设计时序主要就是画波形图，在一个操作周期内每个信号在每一个时钟周期该是什么样子就画成什么样子。 附图(时序图)是我曾设计的一个模块的主要信号时序：aes_cnt信号控制着w_fifo_rden、aes_ready等信号，是该模块的关键信号，通过将它们之间的时序关系通过时序图反应出来，写代码时就可以做到胸有成竹，减少出现逻辑混乱的情况。
　　听起来似乎很简单，但是执行起来却不容易，因为画波形图是一件很烦锁的事(有一次一个模块因为操作比较多我画了8张时序图)。但是请相信我，如果不这样做，因为时序关系没有处理好引起设计多次迭代所花的时间远多于画波形图的时间。
　　时序设计好之后，模块内部各个信号之间的关系就理得差不多了，之后就是将它翻译成代码了，这个过程以体力劳动为主，我就不多说了。
　　补充一下，画波形图推荐用TimingDesigner这个软件，如果有更好的，请告诉我，我也不喜欢TimingDesigner。
　　另一个就是约束。
　　这里的约束是针对综合软件和布局布线软件而言的。
　　为什么会有约束这个东西出现呢?主要原因是EDA软件比较笨，难以明白我们的心思，如果我们不把更详细的信息告诉它的话它就干不好活，比如需要将输出寄存器放的与输出管脚近一点，如果不加约束，EDA软件可能布通之后就不管了，导致Tco狂大，一点也不善解人意。所以我们需要约束这个东西，告诉EDA软件要怎么干活，工程验收的标准又是什么。
　　在加约束之前，我们首先要定义一些术语好告诉EDA软件我们想干什么，这些术语便是Fmax、Tsu、Tco等等这些东西。这些东西的含义这里就不多说了，网上的讨论已经很多了。
　　有了术语，还要有一种通信方式与EDA软件通信，脚本语言充当了这一角色。不过现在像quartus这类软件做的比较智能化了，提供了图形化界面，但是这背后支撑的还是些脚本语言，大家可以用UltraEdit打加*.qsf文件去看看我们加的约束用脚本语言是怎么写的。
　　在加了约束之后，EDA工具就可以更好地按照我们的意愿去干活了，比较我们加了Fmax的约束，它就会尽可能地将关键路径放的靠近一些，以提高电路工作频率。当然，这是有代价的，寻找路径是需要时间的，要求越苛刻，时间花的越多，因此加约束的原则的适用就行。如果约束加的过高，就相当于让EDA工具去做一件不可能完成的事，找更短的路径的时候说不定找着找着就掉下悬崖了，效果反而更差。
　　虽然有约束这个好东西，不过提醒一下，在项目之前千万对它抱有太多的幻想，把希望寄托在别人的身上并不是每一次都很可靠的，出了问题还是要麻烦自己，加约束只能做一些锦上添花的事情。所以，我们在做方案的时候就需要对关键路径进行预估，要通过设计而不是约束解决这些问题。