FPGA实战演练逻辑篇59：VGA驱动接口时序设计之6建立和保持时间约束

4] vga_g[0] vga_g[1] vga_g[2] vga_g[3]vga_g[4] vga_g[5] vga_r[0] vga_r[1] vga_r[2] vga_r[3] vga_r[4]adv7123_blank_n}]

set_output_delay -clock { LCD_CLK } -min -3.9 [get_ports{vga_b[0] vga_b[1] vga_b[2] vga_b[3] vga_b[4] adv7123_blank_n vga_g[0] vga_g[1]vga_g[2] vga_g[3] vga_g[4] vga_g[5] vga_r[0] vga_r[1] vga_r[2] vga_r[3]vga_r[4]}]