FPGA实战演练逻辑篇38：可综合的语法子集3

%            // 取模

<<           // 逻辑左移

>>           // 逻辑右移

<            // 小于

<=           // 小等于

>            // 大于

>=           // 大等于

==           // 逻辑相等

!=           // 逻辑不等于

&&           // 逻辑与

||           // 逻辑或

(8)    赋值符号：= 和 <=。（特权同学，版权所有）

阻塞和非阻塞赋值，在具体设计中是很有讲究的，我们会在具体实例中掌握他们的不同用法。（特权同学，版权所有）

可综合的语法是verilog可用语法里很小的一个子集，硬件设计的精髓就是力求用最简单的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好上面这些基本语法是很重要。（特权同学，版权所有）