基于PicoBlaze软核的TFT液晶显示控制的设计

　　TFT液晶显示器(LCD)具有功耗低、体积小、工作电压低、使用寿命长、可以显示复杂的文字及彩色图像等优点，在嵌入式设备中得到了广泛的应用，成为人机交互的重要方式。但是TFT液晶显示器驱动具有数据量大、占用引脚多等特点，采用传统的单片机驱动方式不仅会耗费大量的系统运行时间，降低系统效率，而且也会占用大量的I/O引脚。针对这种情况，本文提出了一种基于PicoBlaze软核的TFT液晶显示控制方案，能够方便地实现FPGA对TFT液晶的显示控制，具有较强的通用性和实用性。

　　1 PicoBlaze的体系结构
　　8位嵌入式处理器PicoBlaze是Xilinx公司为Virtex系列FPGA、Spartan系列FPGA和CoolRunnerII系列CPLD设计的嵌入式处理器软核，具有效率高、占用资源少等优点，可以方便地嵌入到硬件系统设计中，实现与其他功能模块的无缝连接。PicoBlage仅占用Spartan系列FPGA的96个Slice，占用XC3S50器件12.5%的资源，占用XC3S5000器件不到0.3%的资源;具有高达44～100 MIPS的指令执行速度，具体速度取决于所选用的FPGA系列和器件速度等级。
　　PicoBlaze 8位嵌入式处理器提供了丰富、灵活的I/O口，它的外设也可以通过用户自己配置，以满足不同的系统设计要求。由于PicoB-laze提供了可综合的HDL代码，可以方便地移植到将来的FPGA架构上，因此完全不用担心当前使用的器件淘汰后难以寻求替代产品。另外，PicoBlaze完全集成在FPGA中，减少了电路板空间和设计*费。
　　如图1所示，PicoBlaze微处理器主要由以下几个单元组成：16个8位通用寄存器;1 KB程序存储单元;8位算术逻辑单元，带有CARRY和ZERO标志位;64字节内部暂存RAM;256个输入和256个输出端口，方便扩展应用;中断控制单元。

　　
图1 PicoBlaze微处理器结构图

　　2 TFT液晶显示模块
　　TFT液晶模块为320×240像素26万色彩色图形点阵式液晶，不仅可以显示数字、字符等内容，还可以显示汉字和任意图形。该模块的控制芯片为SSD1289，与外部的连接只有16位数据线、5根控制线及电源。液晶模块引脚功能如表1所列。TFT液晶模块的读写时序满足标准的8080并行时序，FPGA只要通过这些数据线和控制线按照相应的时序进行读写，即可实现对模块的显示控制。

　　表1 液晶模块引脚功能

　　3 软硬件设计
　　3.1 PicoBlaze汇编程序设计
　　由于TFT液晶模块内置了SSD1289控制芯片，并且其读写时序满足标准的8080并行时序，因此，在PicoBlaze程序设计中模拟其读写时序即可实现对TFT液晶模块的控制。要通过软件模拟8080并行读写时序，主要有两项关键技术：一项是对端口的高低电平进行控制;另一项是编写软件延时子程序。
　　对端口的电平控制，可以通过OUTPUT命令方便地实现。比如：

　　可以向LCD_DATA_H端口输出数据0xFF。
　　PieoBlaze没有提供相应的位操作指令，因此，对PieoBlaze端口的位操作可以通过下列程序实现：

　　上述程序实现了对LCD_CTRL_PORT的bit0进行置“1”和清“0”操作，且不影响其他位。每次进行端口输出前，将端口状态从寄存器sF中读出;而每次端口输出完成后，将当前端口状态保存到寄存器sF中。
　　软件延时子程序可以通过循环来实现。PicoBlaze的所有指令均为双周期指令，当系统工作频率为50 MHz时，每条指令的执行时间为40 ns。因此，通过调用下面的子程序即可实现1μs延时：

　　其中，delay_lus_constant=(clock_rate-6)/4，这里clock_rate为50。实现了端口位操作和软件延时功能，即可按照8080并行读写时序编写发送命令子程序。其程序代码如下：

　　3.2 PicoBlaze与FPGA的逻辑接口
　　PicoBlaze与FPGA的逻辑接口主要在FPGA逻辑设计中例化PicoBlaze单元，将其与程序ROM相连，并完成输入、输出端口的锁存译码。其接口示意图如图2所示。

　　
图2 接口示意图

　　PicoBlaze的汇编程序经汇编工具KCPSM3.exe编译后，将其程序代码填充到由BLOCK RAM组成的程序ROM中，在FPGA逻辑设计中，将程序ROM和PicoBlaze模块KCPSM3的对应引脚相连即可。锁存译码单元在每个有效时钟沿，在WRITE_STROBE的使能控制下对PORT_ID进行译码，并将OUT_PORT上的数据锁存到相应的寄存器中。本设计包含3个端口，分别是数据线高8位DATA_H、数据线低8位DATA_L和控制线CTRL，其中CTRL的bit0～bit4分别表示RS、RD、RESET、WR和CS。
　　在FPGA逻辑中完成PieoBlaze的例化和相关逻辑设计后，即可用Xilinx的集成开发工具ISE进行综合、实现和下载验证。综合结果显示，本设计共占用了102个Slice和1个RAMBl6S单元，仅占XC2VP30-7FF896总Slice数和BRAM单元的1%。最后，将生成的比特流下载到Xilinx XUP Virtex-II PRO开发板上进行验证。结果表明，能够正确驱动TFT液晶显示单种或多种颜色，达到了预期目标。经测算，当系统时钟为50 MHz时，全屏刷新一次约需55.4 ms，具有较高的实时性。如果将系统时钟提高到100 MHz，还可以进一步加快刷新速度。