基于Verilog的顺序状态逻辑FSM设计与仿真

6 后端设计

门级仿真通过后，接着就是进行版图规划；版图规划好以后就进行布局与布线；在版图的布局布线都已确定后，可以从版图中进一步提取出连线电阻、电容等参数。

生成版图之后，把从版图中提取出的参数反标到门级网表中，进行包含门延时、连线延时的门级仿真，称作后仿真。这一步主要是进行时序模拟，如果时序不能满足设计要求，通常需要修改版图的布局与布线、逻辑综合的约束条件，有时也可能回到RTL描述、行为级描述甚至设计规范或算法实现上加以调整。版图得到验证后就可以交付生产厂家做到硅片上。

7 结束语

由以上的设计过程可以看出，Verilog语言的最大特点是简洁、灵活、高效，其编程风格和C语言极其相似，所以很容易学习和掌握。同时，Verilog语言还具有底层描述方面的优势，而且其设计方法与具体工艺无关，这就使得用Verilog语言编写的功能模块具有很高的可重用性。随着集成电路的深亚微米制造技术、设计技术的迅速发展，集成电路已进入片上系统(System on a Chip，SoC)设计时代。SoC设计的最大挑战之一是IP(Intellectual Property)模块的有效使用和重用。IP模块的重用，除能缩短SoC芯片设计的时间外，还能降低设计和制造成本，提高可靠性。在SoC设计中，可重用的IP模块越多，设计过程的效率就会越高。由此可见，Verilog语言在SoC设计中可以发挥更大的作用。因此，能用Verilog语言进行电路设计是每个电子设计工程师必须掌握的基本技术。