利用AMSVF进行混合信号SoC的全芯片验证

AICM与BDR

AMS Designer严格遵从Verilog AMS的规范确定(Discipline Resolution)过程，它让用户可以依靠工具确认信号间的连通性，并能实现连接模块的自动插入。
AICM(自动插入连接模块)算法判定通过未声明端口相连的线网规范，然后在模拟和数字域边界上插入连接模块。除了电气到逻辑(E2L)以及逻辑到电气(L2E)这两个普通的连接模块外，AICM还支持双向的连接模块，这对于不想明确指定线网端口方向的用户来说是非常方便的。

在验证大规模设计时，尤其是在ncelab阶段，新的BDR(锁定规范确定)功能能够让设计师应用他们的设计知识去控制并缩小规范确定的解析范围以提升性能。此外，如果通过AMSVF验证的设计在数字和模拟之间有清晰的界限，或其所有线网都已被明确地声明，那么，利用“-disres none”选项甚至可以跳过规范确定过程，显著缩短运行时间。因此，这种新功能可以大幅提高AMSVF在ncelab阶段的性能和效率。

此外，BDR对于多电源设计来说是非常实用的。例如，对于同时使用5V、3.3V和1.8V供应电源的电路来说，当数字模块用不同的供应电源连接模拟模块时，数字信号将会有不同的数字规范，如logic5V、logic33V 和logic18V，而对于单电源设计来说，仅用缺省的logic这一个数字规范即可。因此通过这种功能，用户可以为设计中的数字模块设定不同的数字规范，以便模拟器更加准确地插入连接模块。

Stub View

Stub View提供了从模拟中移除原理图或Verilog AMS模块的途径。通过移除不影响模拟结果或是没有使用到的模块，可以帮助用户加快模拟速度。另外，该功能可以用于确认哪个模块是造成模拟速度降低的主要原因。

比如，电路中包含有不同激励源的3个通道，每个通道彼此独立，利用Stub View功能移除其中的一或两个通道，就可以大幅加快模拟速度。

UPS求解器

一般来说，电源/地线网络中存在大量的寄生RC，在版图后仿真时，这些寄生RC将会大大降低性能，并侵占大量内存。对于这类模拟，AMSVF中的UPS求解器可被用于加速模拟速度，同时保持精确性。模拟器首先侦测电源网络，然后将整个设计分离为电源网络和信号网络两部分。电源网络部分由UPS求解器处理，而信号网络部分则由Ultrasim求解器处理。电源网络模拟的示意图如图2所示。



图2 电力网络模拟法示意图

使用传统的瞬态模拟和UPS求解器分别进行电压降分析的性能对比如表1所示。               

VR技术

由于芯片内电源电压不断降低，并开始采用多电源电压，因此，越来越多的混合信号/RF或数字电路均使用片上稳压器来产生内部供电电压。Ultrasim求解器通过有效的分区技术实现模拟加速，但这只能应用在电路由理想电源电压驱动的情况下。使用传统的分区技术，所有连接到内部稳压源的模块都必须包含在单个分区内，严重影响了模拟速度。

VR(稳压)技术能够克服这种限制， 让用户能够方便地对由内部稳压器供电的电路模块进行模拟仿真。

快速包络分析

总的来说，当被调制电路采用传统的瞬态分析时，需要非常小的时间步长以适应高频载波信号，并且需要长时间的持续周期覆盖低频基带信号，这将使得模拟变得非常缓慢和困难。快速包络分析主要用于解决这个难题，这些电路类型通常出现在发射器、接收器等RF电路中。

AMSVF的快速包络分析功能提供了对模拟/混合信号电路进行模拟和设计的有效方法。任何包含已调制信号的电路或RF部分都可以通过快速包络分析法进行模拟，而电路的其它部分则由数字求解器或传统的瞬态模拟法进行仿真。包括数字和模拟电路在内的所有仿真都在每个时间步长进行同步，它考虑了各仿真之间的耦合，并确保解决方案的精确性。快速包络分析可以跳过时钟周期中的很多时点，减少大量的时间步长数，简化计算量。

以图3中完整的RF电路为例，它包含了发射器、接收器和ADC/DAC Verilog-AMS模块。与瞬态分析相比，快速包络分析可以通过极小的精确性损失让性能提高7倍。两种方法的波形对比如图4所示，来自快速包络的最后一个波形跳过了很多周期。



图3 完整的RF电路和ADC/DAC行为模块

结语

AMSVF已经被证明是一种针对复杂混合信号电路进行全芯片验证的有效而强大的工具。它不仅提供了灵活的应用模式，还包括更加先进而强大的功能，能够帮助更多的用户在设计的初期阶段发现设计错误，缩短设计周期，实现一次性流片成功。