采用FPGA设计SDH光传输系统设备时钟

1.2 外同步时钟的设计实现

芯片输出的外同步时钟ext_clk_out由一路ADPLL实现。
外同步时钟可以从输入时钟或系统时钟中任选一路作为参考时钟进行跟踪；通过微处理器接口进行选源。

外同步时钟环路的滤波设计，也由FPGA内部的数字逻辑直接实现，但是环路带宽设计得比较宽。当进行参考源切换时，ADPLL会短暂地进入保持工作模式，保证了输出时钟的稳定。

由于外时钟频率为2.048MHz，不能由311.04MHz时钟整数分频得到，所以数控时钟产生器模块采用了小数受控分频设计。由于采用了小数分频，数控时钟产生器输出的外同步时钟的相位抖动为0.8ns。

鉴于FPGA的PLL资源限制，外同步时钟没有采用APLL进行滤抖，而是直接由数控时钟产生器输出。但是输出时钟的相位抖动也远远能够满足小于0.05UI的要求。

2 输出时钟的性能指标测试

对TSP8500芯片输出的系统时钟和外同步时钟的各项指标进行了测试。下面主要给出时钟的抖动特性以及锁定模式下SEC的相位漂移特性和保持模式下SEC的相位漂移特性。

2.1 输出时钟抖动特性

将高速示波器设置为“长余晖”模式，测试TSP8500输出的系统时钟sysclkout和外同步时钟ext_clkout的信号波形，得到输出时钟的P-P抖动特性。其中sysclkout时钟的P-P抖动小于100ps；ext_clkout时钟的P-P抖动小于2ns。

2.2 SEC的相位漂移特性

测试方法如图2所示。



采用铷钟作为测试时钟基准源。基准时钟送TSP8500进行跟踪，同时送时间间隔分析仪。

TSP8500的系统时钟sysclkout的参考源，通过CPU接口选定为时钟基准源送来的2.048MHz时钟。由于系统时钟sysclkout输出为38.88MHz，不便于用时间间隔分析仪进行测试，所以采用外同步时钟ext_clk_out接口输出2.048MHz时钟送时间间隔分析仪进行TIE曲线的测试；而ext_clk_out时钟的参考源，则通过CPU接口选择sysclkout时钟。

在跟踪模式下，图2中的开关K闭合，测试24小时后得到的MTIE/TDEV曲线，如图3所示。



从图3的测试结论来看，TSP8500跟踪模式下的相位漂移特性满足ITU-T G.813建议要求。

跟踪24小时后，将图2的开关K断开，TSP8500的系统时钟自动进入保持工作模式，继续用时间间隔分析仪表测试24小时，得到保持模式下的MTIE/TDEV曲线，如图4所示。



从图4的测试结论来看，TSP8500芯片在保持模式下的相位漂移特性也满足ITU-T G.813建议要求。

采用单片FPGA实现的SEC芯片TSP8500，输出时钟满足其在SDH设备中应用的要求，各项时钟性能指标完全满足ITU-T G.813的相关建议要求。TSP8500芯片已在国内某著名通讯设备厂商开发的SDH设备中得到应用。

另外，TSP8500芯片所采用的FPGA，其成本低于10＄，远低于商用SEC芯片的价格，且功能可靠，具有相当高的性价比，有望得到更大规模的商用。