突发通信中Turbo码的FPGA实现

3 Turbo码编译码器的性能

基于以上提出的Turbo码编译码器的FPGA实现方案，本文在Xilinx公司的Virtex2系列的XC2V500-6fg256 FPGA芯片上，实现了帧长在64～1 024范围之间可变的Turbo编译码器。输入数据4bit量化，内部数据位宽选择12bit，编码器模块和译码器模块在同一块FPGA芯片上实现。综合后时钟最小周期为7.188ns ，对应最高时钟频率为139.121MHz，所占的资源如表2所示。



延迟与吞吐量是衡量译码器性能的两个主要指标。延迟定义为从第一个数据输入到第一个数据输出间的时间差。吞吐量定义为平均每秒能处理的数据量。在帧长为1 024、迭代次数为5的条件下，译码器延时约为1.4ms，吞吐量约为0.72Mbps。

最后，对帧长为128、256、512和1 024四种条件的Turbo码译码器进行了误码率性能测试。测试系统中加入高斯白噪声，数据采用 BPSK调制，译码器5次迭代。测试结果的性能曲线如图5所示。测试结果表明，在信噪比低于4dB的条件下，跳频数传通信系统采用Turbo编译码方案，误码率小于10-5，达到了数据传输可靠性的要求。由于译码器的帧长在64～1 024范围内可变，因此非常适合应用在突发数据通信中的差错控制中。