基于FPGA的LTE系统中转换预编码的设计

4 性能分析

程序利用Verilog HDL硬件描述语言编写，在Xilinx公司的高性能设计开发工具ISE10.1i中编译成功。当FPGA芯片选为XC5VSX95T时，在Synplify Pro 9.6.1中进行逻辑优化与综合后显示其最大时钟频率为105.6 MHz，FFs耗用29 150/58 880，LUTs耗用37 625/58 880，乘法器耗用414/640，Block Ram耗用176/488，各项指标都合符要求。布局布线成功后，在Matlab中产生一实正弦测试信号，经采样量化成1 200点数据后输入Modelsim SE 6.1d对程序进行后仿真，然后输出结果回送至Matlab，得到仿真图如图4。



由图4可以看出FFT处理器处理后的结果和Matlab计算的理论结果基本一致，都在频率为15 Hz和335 Hz处取得最大FFT绝对值，两者之间的误差正是数字信号处理量化效应的体现。从整体看，这些误差是数据在经过采样量化和截断处理后不可避免的且是可以容忍的，因此可以判断测试结果符合精度指标。

本文讨论了应用在LTE上行转换预编码中的多种FFT的软硬件实现。与各种FFT单独处理或只采用Cooley-Tukey算法的方法相比，本设计巧妙地将Good-Thomas算法与Cooley-Tukey算法结合起来，在硬件资源和成本消耗上都有很大的节省，速度上也能满足要求，而且这种结构很容易进行功能扩展，只需要调整内部FFT单元的种类和数目即可。这种大规模混合基FFT的实现方法对其他场合的大规模FFT有一定的普适性。