帧同步系统的FPGA设计与实现

5 结论

详细阐述各模块功能，实现方法及仿真图形，系统对帧同步码(巴克码)作出严格限制，即系统只有在严格收到帧同步码后才会有帧同步信号输出，提高系统的可靠性。保护电路设计有效降低漏同步和假同步的概率，时钟控制的RS触发器保证了同步系统状态的正确转换。同步系统各项技术指标均符合要求，工作正确可靠，有较高使用价值。