数字中频与FPGA

Altera提供的资源

Altera公司除了在器件设计上考虑了数字中频应用的实际情况外，也在IP核、控制粘合逻辑、接口逻辑、设计工具和流程，以及参考设计方面做了大量的工作。

在FPGA器件资源上，Altera最新的Cyclone和Stratix系列在内嵌存储器和乘累加模块方面，无论是数量还是速度都有较大程度的提高。

在DSP的IP核组件方面，Altera能提供包括FIR，NCO，CIC，CORDIC等功能组件。为了方便用户的系统集成，同时还提供了用于这些模块之间互联的统一接口：Avalon Streaming（Avalon-ST）接口。另外，为了多通道的复用和解复用，Altera还设计了Avalon-ST接口的包格式转换器（Packet Format Converter），用于将输入的单个或多个Avalon-ST通道与输出的单个或多个Avalon-ST通道提供时间和空间接口，用于多通道的复用与解复用。

在一些需要灵活性的领域，比如DPD，Altera的Nios II嵌入式处理器正好可以发挥功用，例如，在DPD的反馈路径上，它可以帮助用户灵活增加自己的插值例程。Nios II嵌入式处理器还可帮助系统做一些数据统计、参数重配以及其它管理工作。

在设计验证工具和流程方面，Altera力推MATLAB/Simulink＋DSP Builder＋Quartus II的一体化设计流程。如图3所示。



同时Simulink还可以集成ModelSim和FPGA内嵌逻辑分析仪SignalTap-II来协助用户做功能仿真、调试。另外，硬件在环（Hardware In Loop）功能方面可以帮助用户在实际硬件上验证设计算法，同时也加速了验证的速度。

参考设计

WiMAX DUC/DDC

Altera的WiMAX DDC/DUC参考设计是基于1024点FFT的OFDM设计的，其工作带宽是10MHz。基带信号的采样率是11.424MSps，也就是符号率（Symbol Rate）。中频信号的采样率是91.392MSps。从基带到中频，总共需要8倍的采样率变化。

我们前面讲过，CIC适合于窄带高倍变换领域，而这里只需要8倍变换，同时有用信号带宽是10MHz，因此采用FIR做抽取或插值滤波是更好的选择。



如图4所示，在功能划分时，我们考虑实现的资源和效率，将整形滤波和抽取插值滤波分为3个FIR来设计：G(z)负责频谱整形，通常是根升余弦（RRC）滤波器；Q(z)负责2倍抽取或插值滤波；P(z)负责4倍抽取或插值滤波。

为了节省FPGA资源，提高性能，我们将工作频率最低的G(z)设计成111阶FIR，其过渡带最窄；Q(z)其次，79阶；而P(z)只有39阶，其工作频率最高。三个滤波器的组合响应如图5所示，完全满足WiMAX所要求的模板（Mask）。



在具体FPGA实现上，我们考虑I/Q两路的滤波特性完全一致，为了节省器件资源，我们将I/Q两路的三级FIR作复用。请参考图6。

在DDC上，我们首先将91.392MSps的中频信号通过过采样（Oversample）变为182.784MSps的连续两个时钟周期的相同信号，分别和NCO混频，经过三级FIR，最终得到两路11.424MSps的I/Q信号。

在DUC上，FIR分别工作在 22.848MSps、45.696MSps和 182.784MSps。最后，将混频的两路IQ信号相加，得到一个带通的实数信号，采样率为91.392MSps。

在多通道的复用/解复用上，我们使用Altera的Avalon-ST包格式转换模块（PFC）来做模块互联。

WiMAX基站中典型的要求为2个发送天线和4个接收天线，而该参考设计也可以支持2个发送天线和4个接收天线的方式。

通过对参考设计的仿真验证，DUC的相对星座误差（Relative Constellation Error）大大好于规定值。比如，在64QAM 3/4码率时，测量的RCE为-55.29dB。DDC的接受灵敏度和邻道抑制（Adjacent Channel Rejection）指标都远好于所要求的值。

WiMAX CFR

WiMAX系统对CFR提出了更高的要求。由于采用了64QAM调制方式，误差矢量幅度（EVM）要求＜3%，对峰均比（PAR）和邻频道泄漏比（ACLR）也有更严格的要求。Altera的WiMAX CFR方案采用美国乔治亚科技学院的约束钳位算法（Constrained Clipping），其EVM＜3%，PAR削减＞5dB，而且信号带外扩散极小。参考图7。






WiMAX DPD

WiMAX的中频带宽超过10MHz，同时需要引入LMS/RLS等自适应算法，对整个DPD模块的DSP处理能力和灵活度提出了很高的要求。采用Altera的“片内处理器NIOS II＋FPGA硬件协处理单元”方式可以很好的满足设计要求。



如图8所示，前向模块为预失真器，由多个FIR滤波器组成。在反向链路中，我们收集一套64个样本在“样本缓存”中，Nios嵌入式处理器可以帮助计算CORDIC的输入，CORDIC加速器完成QR分解工作。Nios然后进行倒转代换，更新前向链路中FIR滤波器的系数。采用软处理器NIOS+CORDIC加速器的方式来完成QRD_RLS的上三角矩阵运算,具有很好的灵活性,我们可以调节CORDIC加速器的数目以提高反向模块的数据吞吐率。

整个DPD参考设计的资源耗费大致为2万个逻辑单元。