PCB上FPGA的同步开关噪声分析
时间:11-08
来源:互联网
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2. 通过合理设计减小PDN阻抗
PCB上接口处VCCIO和接地管脚之间的阻抗对于一块FPGA芯片的PDN性能评估是最重要的一个标准。通过采用有效的去耦策略并使用较薄的电源/接地平面对可以减小这一输入阻抗。但最有效的方法还是缩短将VCCIO焊球连接至VCCIO平面的电源过孔的长度。而且,缩短电源过孔也会减小其与邻近接地过孔构成的环路,从而使这一环路较不易受干扰I/O环路状态变化的影响。因此,设计时应将VCCIO平面安排在离PCB顶层更近的位置。
本文小结
本文对装有FPGA的PCB上的同步开关噪声仿真进行了全面分析。分析结果表明,封装和PCB接口上的串扰与封装和PCB上的PDN阻抗分布是SSO的两个重要成因。
相关模型可用于帮助PCB设计师减小SSO,实现更优秀的PCB设计。文中还介绍了几种降低SSO的方法。其中,合理分配信号层并充分利用可编程的接地/电源管脚可帮助减小PCB级的感性串扰,将VCCIO安排在PCB叠层中较浅的位置也可降低PDN阻抗。
PCB上接口处VCCIO和接地管脚之间的阻抗对于一块FPGA芯片的PDN性能评估是最重要的一个标准。通过采用有效的去耦策略并使用较薄的电源/接地平面对可以减小这一输入阻抗。但最有效的方法还是缩短将VCCIO焊球连接至VCCIO平面的电源过孔的长度。而且,缩短电源过孔也会减小其与邻近接地过孔构成的环路,从而使这一环路较不易受干扰I/O环路状态变化的影响。因此,设计时应将VCCIO平面安排在离PCB顶层更近的位置。
本文小结
本文对装有FPGA的PCB上的同步开关噪声仿真进行了全面分析。分析结果表明,封装和PCB接口上的串扰与封装和PCB上的PDN阻抗分布是SSO的两个重要成因。
相关模型可用于帮助PCB设计师减小SSO,实现更优秀的PCB设计。文中还介绍了几种降低SSO的方法。其中,合理分配信号层并充分利用可编程的接地/电源管脚可帮助减小PCB级的感性串扰,将VCCIO安排在PCB叠层中较浅的位置也可降低PDN阻抗。
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