基于CPLD的120MHz高速A／D采集卡的设计

3 CPLD部分的设计

由于EPM7128SQC100的内部逻辑电路是整个系统设计的关键，因此，了解EPM7128SQC100的内图2基于CPLD的高速A／D采集卡统框图基于复杂可编程逻辑器件（CPLD）的120MHz高速A／D采集卡的设计部结构十分重要。图3是其内部结构原理框图。



图3中有三个574锁存器，其作用是将AD9054输出的在时序上未对齐的DA、DB两组数据变为时序上对齐的两组数据DINA、DINB，图4是其对齐操作时序图。

将120MHz信号二分频后所得到的60MHz信号可作为整个逻辑电路的工作频率。工作时，同步控制电路首先将外输入信号与内部60MHz信号同步，然后送往各单元电路。地址计数器的工作情况有两种：一是进行A／D采集时以60MHz频率计数，二是89C51读数时以ACLK脉冲频率计数。RD、WE发生电路的作用是当89C51发SAD信号时，电路输出WE信号有效，RD信号无效；而当89C51发RRD信号时，电路输出RD信号有效，WE信号无效。 DS信号发生电路的作用是在收到89C51的SAD信号时发送一个DS正脉冲。

10位移位寄存器的作用是当外触发信号QA到达时将地址计数器中的ADR0～9锁存，当收到RRD信号后，系统每接收一个ACLK脉冲便将寄存器移位输出一次，顺序是低位在前。

4 单片机的软件设计

单片机的软件设计主要是负责把各种控制信号和数据送给CPLD，并把采集到的数据通过接口送到上位机或其它设备。本卡中的接口有串口和并口两种类型。对CPLD的操作的软件流程框图如图5所示。





由于采用了负延迟触发，所以由SRAM所读取的256k字节并不是按时间的先后顺序存放的，因此必须进行重新排序整理。

5 注意事项

在利用本文的设计方法进行120MHz A／D设计时应注意以下几点：

（1）应选用高速器件。
（2）电路中的器件布局要合理，高频信号线应尽量的短。
（3）进行时序分析时应充分考虑器件延时，必要时应考虑长线传输延时，这也是高频信号线应尽量短些的原因之一。
（4）尽量采用同步设计。也就是说整个电路要尽最大可能按某一高频时钟同步工作。本电路的同步时钟为60MHz。
（5）电路内部要尽量滤去毛刺。特别是触发器、计数器的时钟信号、清零信号和置位信号，更应如此。