SystemVerilog：一种革命性的EDA设计语言

SystemVerilog语言推进了IC设计和验证领域的革命。有趣的是，部分原因是因为SystemVerilog本身是一种不断发展的语言。

SystemVerilog 是过去10年来多方面技术发展和实际试验的结晶，包括硬件描述语言(HDL)、硬件验证语言(HVL)、SystemC、Superlog和属性规范语言。它们都从技术和市场的成败中得到了丰富的经验教训。同时，EDA公司也认识到了最终用户在设计和验证流程中是如何结合使用语言和工具的，以及他们是如何使用C和Perl等通用语言实现设计的。

SystemVerilog是磨合来自于上述这些语言的设计与验证抽象和构造、并以一种实际的方式把它们集成在一起而产生的。它之所以产生了一种革命性的力量，是因为它是一种不断发展的和融合型的语言，而不仅仅只是各种标准的实现。

为了更好地解决一些新出现的问题，业界往往会周期性地推出一些专用工具和语言。20世纪80年代，随着原理图适用性越来越差和综合方法变得可行起来，像 Verilog和VHDL这样的HDL设计获得了业界的认可。而在20世纪90年代，验证成为了IC设计的瓶颈，此时又出现了Vera和“e”之类的 HVL语言来解决这个问题。SystemC的出现是为了解决系统级设计问题。形式技术则为属性规范语言提供了发展动力。虽然上述每种工具和语言都推进了各自特定领域的技术进步，但仅仅提高了特定设计环节的设计效率。

此外，这些新的语言还创造了一些限制设计效率的人为界线和障碍。首先表现在学习曲线上：虽然这些语言大多数可以在一周内学会，但通常要花数月的时间才能达到熟练应用的程度。虽然HVL和HDL具有一些重叠的概念，但采用的语法和语义却有细微的差别。

与系统级、覆盖率、RTL、测试平台以及属性相关的工具的修补工作导致了性能下降、不必要的数据混乱、以及不兼容的应用编程接口或版本。验证工作所花的时间仍要比设计本身多得多。

SystemVerilog语言消除了这些障碍，并将设计和验证所需的语言组合成一种语言。而且，除了一个很小的例外(一个排外构造)外，SystemVerilog还是Verilog 2001的一个超集。因此，目前的Verilog用户使用SystemVerilog应该是没有任何问题的。SystemVerilog一问世就拥有很大的安装基数、以及大量承诺支持它的供应商，这一切都预示着SystemVerilog会有良好的市场接纳前景。

SystemVerilog 与Verilog有许多重要的区别。首先，SystemVerilog提供了一个完整的仿真模型：它将每个时隙细分成11个有序的段，并规定了每个这样的段内必须发生的事件。这样就可以避免在仿真包含反应性测试平台、覆盖率分析工具和相互作用的第三方C模型在内的模型时发生某些不确定性。 SystemVerilog可以提供设计师最需要的很好的确定性。

第二，像C++语言所具有的一些功能，包括结构、类、C数据类型、动态存储器分配和动态进程等，使SystemVerilog更适合测试平台的开发和系统级建模。第三，仿真和静态验证工具可以使用相同的声明集合。

最后，还需要说明的是，接口在SystemVerilog中扮演着一个很重要的角色。接口可以被单独定义，可以包含有关它们行为的声明，还可以在整个设计中复用。因此所产生的代码更紧凑，具有更好的可读性和鲁棒性。SystemVerilog还有其它许多功能，更多细节请登录 www.accellera.com网站。

Accellera和它的前身开放Verilog国际(OVI)是Verilog和Verilog 2001的最早开发商，Verilog和Verilog 2001后来也都得到了IEEE的批准。现在正是这二家开发商再次联合起来的好时候。

基于SystemVerilog的新一代工具将对设计和验证带来革命性的影响。