FPGA应用设计中一种崭新的硬宏开发流程

进一步的讨论  

关于流程的替代方案。事实上，整个流程似乎用Xilinx的Foundation也能完成。但是，有一个关键的步骤Foundation是不能完成的，那就是Foundation不能根据电路图输出基于Verilog HDL和VHDL的仿真模型，这样直接影响了宏的仿真通用性。另外，Foundation自己提供的仿真环境又相当不完善。  

关于仿真模型和宏的功能一致性。由于仿真模型和宏的网表都来自于一个电路图，这样从上层保证了两者的一致性。另外，在第五步中，严禁进行逻辑修改，又进一步的保证两者的功能一致性，排除第二次建模的可能，从而把人为的错误减到最低。  

关于完全控制后端布局布线。在FPGA Editor中，设计者可以根据上下层名称对应来确定关键路径，从而进行完全人为的布局布线控制，这就是在第一步中使用有意义名称的原因所在。  

很明显的一点，这个流程不应该作为一个大项目的主要开发流程，因为，这样人力消耗太多，同时也失去了使用HDL语言和开发综合工具的意义。比较合适的一种用法是把它使用在关键路径模块和常规控制不能达到预期要求的模块上，因为它可以提供对后端的完全人为的控制，排除工具对设计的干扰。将基于HDL语言的设计方法与这种建立并使用硬宏的方法相结合，对基于FPGA的高速电路设计大有裨益。