PDH通信二次群复接器在CPLD中的实现

3.2 码速调整部分程序设计及仿真波形

正码速调整就是将被复接的低次群的码速都提高，使其同步到某一规定的较高的码速上。以二次群复接为例，二次群由4个一次群合成，一次群码率为2 048 kb／s，二次群的码率为8 448 kb／s，因此，可以根据复接帧的要求，插人相应的脉冲数目，将基群速率调整为2 112 kb／s，然后将4个支路合并，就可以得到1路码元速率为8 448 kb／s的二次群。采用如图7所示。



基群输入速率为2 048 kb／s的数字信号到一个缓冲存储器，读出时钟频率则是码速调整后的速率2 112 kb／s，所以存储器处于“快读慢写”的状态。从图7(a)和图7(b)可以看出，第一个脉冲经过一段时间后读出，第二个脉冲的读出所经过的时间比前者要短，因读出速度比写入速度快，以后的写入与读出时间差，即相位差越来越小，当相位差小到一定程度时，由相位比较器(缓冲存储器中)发出插入请求，要求插入脉冲控制电路发出一个插入指令，停止一次读出，同时插入一个脉冲，如图中虚线位置所示。插人脉冲不携带信息，在接收端应把他去掉，为此，发送端在插入脉冲的同时，必须发出一个标志信号告知接收端哪些是插入脉冲，以便把他去掉以恢复原始信号。

接收端收到发送端的标志信号后，他连同信号一起经过一个标志信号检出电路而被检出，因而产生一个“消插信号”，把写入脉冲禁掉一个，如图7(c)所示。这时，数码与原来的数码次序一样，但时间间隔是不均匀的，因此在接收端必须从图7(c)中提取时钟，通过锁相环的环路作用来将已去掉插入脉冲的数码流均匀化。4个基群支路的速率都调整到2 112 kb／s后，再复接成二次群。码速调整生成器件及其时序仿真波形如图8所示。



3.3 复接(合路)部分程序设计及仿真波形

图中d1，d2，d3，d4依次为输入的低次群支路信号，quik8448为复接后的二次群输出信号，在8 448 kHz读出时钟的下降沿触发。在4个时钟周期内依次读取输入信号d1，d2，d3，d4为“1100'’，下一个为“1001”，依次类推，最终的输出为“1100 0110 1001 1111…”。

3.4 综合电路

综合以上的各个模块，可以得到综合电路来实现二次群复接功能，具体的实现框图如图10所示。


时序仿真波形如图11所示。图中，IN1，IN2，IN3，IN4分别是4路2 048 kb／s的支路信号，0UT为复合后输出的8 448 kb／s二次群复接信号。输出信号前面10位为帧定位比特(1111010000)，11、12位是公务比特，这里设为“00”，从13位开始为信息比特，根据2 048 kHz时钟依次读人输入信号，根据读出时钟8 448 kHz读出复合后二次群信号为“1010 1110 1110 1111…”。由仿真结果可以看出系统的设计与仿真与理论预测相符。



4 结 语

数字复接技术不仅仅是与信源编码、数字传输、数字交换相并列的专门技术，而且还是网同步中的帧调整，线路集中器中的线路复用以及数字交换中的时分接续等技术的基础，因此，数字复用技术是数字通信中的一项基础技术。

以往的PDH复接电路中，系统的许多部分采用的是模拟电路，因此有很大的局限性。而本文实现的基于CPLD技术的PDH复接器就打破了这些局限性，具有设计周期短、修改方便、不受现有专用芯片功能的限制、可靠性和集成度高等优点，是目前系统设计者们的优先选择。随着可编程逻辑器件性能不断提高，开发系统不断完善，可编程逻辑器件在电予工程设计中的应用必定越来越广泛。