FPGA在卫星数字电视码流转发器设计中的应用

4.3 同步字节插入模块设计

当TS流的数据速度始终小于8 B／10 B编码模块读取数据的时候，FIFO就有可能下溢，当FIFO为空时，并／串转换模块的输入数据为K28.5同步字节(8 B／10 B编码后为：0011111010或1100000101)，以达到ASI的固定的270.000 Mb／s的传输速率。同步字节的插入方法有两种：

(1) 由TS流中的数据有效信号来确定是否向FIFO中插入K28.5同步字节；

(2) 由FIFO的EMPTY信号和来确定并串转换模块的的输入数据为0011111010或1100000101，即不通过8 B／10 B编码模块。在本设计中，我们选用了方法(1)插入K28.5同步字节。

4.4 并／串转换模块设计

该模块对10 B的并行数据进行并／串转换，在实际的设计中，采用1个移位寄存器和1个计数器即可完成并／串转换操作。

4.5 PLL模块设计

由于ASI的标准输出速率是270.000 Mb／s，因此为整个并／串转换的最小时钟就是270 MHz，而系统FPGA的外部时钟选用的是27 MHz的有源晶振，所以可以采用EPlC内部自带的锁相环来提供270 MHz的内部时钟，实际的操作方法就是例化一个PLL模块，把倍频系数设置为10即可。

5 系统测试与仿真结果

对数字卫星码流转发器ASI输出的测试可以采用标准MPEG-2码流分析仪AD953，也可以直接选用DVB解码器，以观看能否正确收视节目来确定ASI流是否正常。FPGA部分设计的软件平台选用Quartuns和仿真工具ModelSim，部分仿真结果如图4所示。



6 结 语

本方案经硬件实现后，接上卫星信号，ASI接口输出的信号经过DVB解码器后，得到了稳定连续的音视频信号。采用一块FPGA代替传统的CY7B923+CPLD方案，由于省去了价格昂贵的CY7B923HOTLinkTM芯片，大大降低了该部分的物理成本和硬件电路原理设计的复杂性，因此，本方案具有很强的实用价值。