FPGA技术发展探究

四．Actel公司研制开发的FPGA系列产品的主要特征

Actel公司一直是世界反熔丝技术FPGA的领先供应商，主要有两大系列的反熔丝FPGA产品--SX-A 系列和MX高速系列。SX-A系列FPGA的主要特点是功耗低、在接上了所有内部寄存器之后，200MHZ运行时的功耗不到1w，而且价格也较为低廉、并拥有良好的性能。

SX -A（0.22/0.25um）和SX (0.35um) FPGA系列可以提供12,000到108,000个可用门；64-bit，66MHZ的PCI；330MHZ的内部时钟频率，4ns的时钟延迟，它的输入设置时间小于0.6ns，不需要逐步锁定的循环指令；可提供2.5v，3.3v和5v的电压。这就使FPGA能够具有一些以前无法实现的功能，使设计者能够把多个高性能的CPLD压缩到一片FPGA中，大大降低了功耗，节省了电路板空间，减少了费用。

另一方面，众所周知采用反熔丝技术的FPGA尽管具有许多优点，但是却有一个致命的弱点，即只能进行一次性编程。这就为大规模FPGA产品的开发带来了许多不便。为了弥补这一不足，近年来，Altel公司也在积极开发其它结构类型的FPGA产品。最具代表的是其新近推出了一种非易失性、可重新编程的门阵列 -ProASIC FPGAs。该系列产品集于高密度、低功耗、非易失性和可重新编程于一身。ProASIC FPGAs的主要特点是：提供98,000到110,000个可用门；内嵌拥有FIFO控制逻辑的两端口SRAM（容量达到138,000比特）；提供大于200MHZ的内部时钟频率；该系列产品的功耗仅是基于SRAM的FPGA产品的1/3到1/2（如图5所示）。


  
图5 ProASIC与SRAM FPGA在相同频率下功耗的比较

五．技术发展分析。

从以上对Xilinx、Altera和Actel三家公司各自开发产品特征的介绍，我们可以看出2000年以FPGA为代表的数字系统现场集成技术发展的一些新动向，归纳起来有以下几点：

⑴ 深亚微米技术的发展正在推动了片上系统（SOPC）的发展。越来越多的复杂IC需要利用SOPC技术来制造。而SOPC要利用深亚微米技术才能实现。随着深亚微米技术的发展，使SOPC的实现成为可能。与以往的芯片设计不同，SOPC需要对设计IC和在产品中实现的方法进行根本的重新评价。

新的SOPC世界要求一种着重于快速投放市场的，具有可重构性、高效自动化的设计方法。这种方法的主要要素是：1.系统级设计方法；2.高级的多处理器和特长指令字（VLIW）；3.应用级映射和编译。但是，真正推动SOPC设计的将是系统级设计而不是特定的硬件或软件设计方法（如图6所示）。系统级设计是把一个应用当作一个并行的通信任务系统的设计。着重点放在设计活动的并行性以及在整个应用中利用高度并发的、平行的特性。在SOPC领域中所要求的关键技术是在这些平台上把一个应用的系统级描述转化成一个高效率的实现。


  
图6 SOPC设计将被系统级设计而不是被特定的硬件或软件设计方法驱动

为了实现SOPC，国际上著名的现场可编程逻辑器件的厂商Altera公司、Xilinx公司都为此在努力，开发出适于系统集成的新器件和开发工具，这又进一步促进了SOPC的发展。

⑵ 芯片朝着高密度、低压、低功耗的方向挺进。采用深亚微米的半导体工艺后，器件在性能提高的同时，价格也在逐步降低。由于便携式应用产品的发展，对现场可编程器件的低压、低功耗的要求日益迫切。因此，无论那个厂家、哪种类型的产品，都在瞄准这个方向而努力。例如在前面所提到的Xilinx公司的SpantanTM系列的FPGA、Altera公司的APEX 20KE器件、ACEX系列以及Actel公司的SX系列产品都是向高密度、低压、低功耗发展的典范。不仅如此，更有新型的公司以其特色的技术加入低压、低功耗芯片的竞争。典型的如Philips Semiconductors推出的 CoolRunner 960，是一种具有960个宏单元的CPLD，无论在何种应用中，都能提供标准的6ns传输延迟、工作于3v的电压下。该器件低功耗的关键是采用了Zero Power互连阵列，它用一个由外部逻辑实现的CMOS门，代替了其它CPLD常用的对电流敏感的运放。这样当其它的相等规模的CPLD需要消耗250mA的静电流时，CoolRunner 960的耗电不到100mA。

⑶ IP库的发展及其作用。为了更好的满足设计人员的需要，扩大市场，各大现场可编程逻辑器件的厂商都在不断的扩充其知识产权（IP）核心库。这些核心库都是预定义的、经过测试和验证的、优化的、可保证正确的功能。设计人员可以利用这些现成的IP库资源，高效准确的完成复杂片上的系统设计。典型的IP核心库有Xilinx公司提供的 LogiCORE和AllianceCORE。

(4)FPGA动态可重构技术意义深远。随着数字逻辑系统功能复杂化的需求，单片系统的芯片正朝着超大规模、高密度的方向发展。与此同时，人们却发现一个有趣的现象，即一个超大规模的数字时序系统芯片，在其工作时，从时间轴上来看，并不是每一瞬间系统的各个部分都在工作，而系统是各个局部模块功能在时间链上的总成。同时，人们还发现，基于 SRAM编程的FPGA可以在外部逻辑的控制下，通过存储于存储器中不同的目标系统数据的重新下载，来实现芯片逻辑功能的改变。正是基于这个称之为静态系统重构的技术，有人设想，能不能利用芯片的这种分时复用特性，用较小规模的FPGA芯片来实现更大规模的数字时序系统。在研究过程中，有人尝试了这种设想，发现常规的SRAM的FPGA只能实现静态系统重构。这是因为该芯片功能的重新配置大约需要数毫秒到数十毫秒量级的时间；而在重新配置数据的过程中，旧的逻辑功能失去，新的逻辑功能尚未建立，电路逻辑在时间轴上断裂，系统功能无法动态连接。但是，要实现高速的动态重构，要求芯片功能的重新配置时间缩短到纳秒量级，这就需要对FPGA的结构进行革新。可以预见，一旦实现了FPGA的动态重构，则将引发数字系统的设计的思想的巨大转变。