一种基于FPGA 的新型误码测试仪的设计与实现

误码仪是评估信道性能的基本测量仪器。本文介绍的误码仪结合FPGA 的特点,采用全新的积分式鉴相结构，提出了一种新的误码测试方法，经多次测试验证，方案可行，设计的系统稳定。本文设计的误码仪由两部分组成：发信机和接收机。

1 发信机

发信机的主要功能是产生具有随机特性的伪随机m 序列，通过FPGA 由VHDL 编程实现。伪随机序列产生原理如下：


图1 伪随机序列产生原理图
　　
其中，ak-i是各移位寄存器的状态，Ci对应各寄存器的反馈系数，为1表示参与反馈，为0不参与反馈。反馈函数为：



当级数n 和反馈系数一旦确定，则反馈移位寄存器的输出序列确定了，m序列的一个重要的性质是：任一m序列的循环移位仍是一个m序列，序列长度为m = 2n-1 。

2 接收机
　　
接收机主要由时钟同步模块、状态同步模块组成，其功能框图如图2 所示。


图2 误码器接收机功能框图

2.1 时钟提取模块
　　
本单元所采用的时钟提取方法是采用新的积分鉴相来实现的，通过在一个时钟周期内对码元进行积分，判断超前滞后，从而极大的降低了因干扰信号的出现导致误调的可能性。时钟提取的原理图如下：


图3 时钟提取原理图

（1 ）鉴相器
　　
导前- 滞后型数字鉴相器的特点是,它输出一个表示本地估算信号超前或滞后于输入信号的量.如果本地估算信号超前于输入信号,则输出“超前脉冲”, 以便利用该“超前脉冲”控制本地估算信号的相位推后。反之,则输出“滞后脉冲”,并使本地估算信号的相位前移. 导前- 滞后型数字鉴相器可分为微分型和积分型两种.由于积分型导前- 滞后数字鉴相器,具有优良的抗干扰性能. 因此本设计采用了积分型导前-滞后型数字鉴相器.

积分型导前-滞后型数字鉴相器中，本地时钟的上升沿为同相积分的清洗时刻,上升沿到来时,在本地高频时钟下，同相计数器开始计数，当输入码元是“1”时，每来一高频脉冲计数器加1计数，当输入码元是“0”时，每来一高频脉冲计数器减1计数。当下一上升沿到来时，将计数值输出，并清零计数器，计数器在高频脉冲下重新开始计数.本地时钟的下降沿为中相积分的清洗时刻,在下降沿到来时,在上述同样的高频时钟下，中相积分计数器开始计数，当码元为“1”时，计数器加1，当码元为“0”时，计数器减1。当下一下降沿到来时，将计数值输出，同时对计数器清零，重新计数。在准确同步的情况下,同相积分的积分区间正好和接收的一个码元宽度相重合,同相积分计数器输出为± T(+T表示码元为1，-T 表示码元为0)，而中相积分器的输出为0 或± T.在中相积分周期内若码元出现0→1或1→0变化，则中相积分器输出为0。在中相积分周期内,若码元没有翻转,码元始终为“1”，则中相积分计数器输出为T。若码元始终为“0”，则中相积分计数器输出为-T。若本地估算时钟超前于输入码元，当同相积分计数器的输出大于0，则随后的中相积分计数器的输出也大于0，当同相积分计数器的输出小于0时，则随后的中相积分计数器的输出也小于0。当同相积分计数器输出为+T或-T时，随后的中相积分计数器输出也为+T或-T 时，表明是处于连“1”或连“0”状态，则超前或滞后标志都为0。若本地估算时钟滞后于输入码元，当同相积分计数器的输出大于0，则随后的中相积分计数器的输出小于0，当同相积分计数器的输出小于0时，则随后的中相积分计数器的输出将大于0 。

当下降沿到来时，先检测同相计数器的输出，当为0时，如果中相计数器的输出为0，则表示还没开始检测，就没有超前滞后信息。如果中相计数器的输出不为0，则表示本地估算的时钟刚好与待检测的时钟正交，处于超前和滞后分界处，在这里对其做超前处理。如果同相计数器的输出不为0，此时如果中相计数器的输出为0，则表示刚好两时钟同步，故没有超前和滞后信息。如果中相计数器的输出为土20，即为整个码元的长度。则表示中相计数过程始终为“1”或“0”，出现连“1”或连“0”状态，为防止误操作，同样认为没有超前和滞后。如果此时中相计数器的输出不为0，也不为整个码元，则将同相计数器的输出和中相计数器的输出的符号位进行异或，即两者符号相同表示超前，符号不同表示滞后。

（2）双相高频时钟源与停扣控制电路
　　
双相高频时钟源是形成两路窄脉冲信号，两个窄脉冲信号刚好相差180 度。停扣控制电路主要由添门和扣门组成，当来一个超前脉冲，加到扣门，扣除一个晶体脉冲，这样分频器的输出脉冲相位就滞后了1/20周期。当来一个滞后脉冲，加到添门，控制添门打开，加入一个晶体脉冲到或门。由于加到添门的晶振信号与加到扣门的晶振信号的相位相差180度，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入一个窄脉冲，也就使分频器输入端添加了一个脉冲，这样分频器的输出相位就提前了1/20周期。从而实现位同步。

2.2 状态同步模块
　　
状态同步模块主要包括逐位比较检测模块、误码统计与门限检测模块、并行输入与状态控制模块、状态并行比较模块、连“1”状态计数器模块。

(1)误码统计与门限检测模块:在时钟的节拍下，对误码脉冲计数，同时对时钟脉冲进行计数。若误码个数占时钟个数的30% 以上，则认为误码率很高，说明系统两序列的状态不同步，此时门限检测器将输出低电平，需要进行同步搜索。若误码个数占的比例较低，则输出高电平，说明此时系统已状态同步，不再进行同步搜索。

(2)并行输入与状态控制模块:当控制端为“0”时，该模块照原样将两组并行输入信号送到输出端，为“1”时，将所有输出信号置“0”。这时状态比较器的所有输入信号都电位相同并输出高电平，以表示系统已同步，进入同步保护状态。

(3)连“1”状态计数器模块:该模块的功能有两个：一是对状态比较器输出的连“1”状态进行计数，当计数器的计数量达到设置值时，计数器输出为“1”，并控制“并行输入与状态控制”电路，使各并行输出位置“0”。这样，状态比较器的各输入位都为“0”，则其输出为“1”，表示状态已同步；若状态不同步，则连“1”计数器的输出始终为“0”。连“1”计数器的另一功能是当其输出为“1”时，才使误码计数器进行计数。若在整个系统已同步后，出现了状态失步，则通过误码统计与门限电路的输出状态控制连“1”计数器。当连“1”个数到达设定的个数时输出为“1”，并送给并行输入与状态控制器，使其输出置为“0”，以实现同步保护控制。